栅氧化：物理原理、机制与工艺演进

引言

栅极氧化是半导体衬底上形成高可靠性绝缘介电层的奠基工艺。该工艺所产生的栅极氧化层（GOX）在金属-氧化物-半导体场效应晶体管（MOSFET）中充当栅电极与半导体沟道之间的关键阻挡层。栅极氧化层的主要功能是在实现强电容耦合的同时，防止电荷在栅极与沟道之间直接流动。通过在绝缘层两端施加电压，产生的电场会调制下方硅的表面势，从而决定晶体管处于导通还是截止状态。

在现代半导体制造中，GOX 的质量直接决定了器件性能、开关速度和长期可靠性。即使是该层中极小的缺陷或杂质，也会显著改变阈值电压并降低载流子迁移率。随着技术的激进微缩，栅极氧化已从简单的热生长演变为高度复杂的、多步骤沉积和界面工程技术。对于从事先进半导体器件制造的人员而言，理解栅极氧化的物理、化学及集成挑战至关重要。

物理与机制

栅极氧化层的基本运行遵循 MOS 电容的物理原理。由于 GOX 是一种几乎没有自由载流子的优良绝缘体，所施加的栅极电压仅通过电场作用于半导体。该电场导致半导体的能带在界面处发生弯曲。平带条件（即表面电场为零的状态）是偏置分析的关键参考点，其根本上由栅极材料与半导体衬底之间的功函数差决定。

当施加足够的栅极偏压时，能带弯曲使本征能级越过费米能级，从而呈指数级调制表面载流子浓度，形成反型层。栅极电压与截止状态下的亚阈值漏电流之间的关系由统计热力学驱动。半导体中的载流子分布遵循费米-狄拉克统计，这意味着亚阈值导通主要由热激发载流子主导。这为室温下的亚阈值摆幅设定了一个基本的热力学下限，极大地限制了阈值电压的微缩空间。

热 GOX 的形成本质上是一个经典的反应-扩散过程。在热氧化初期，反应受限于硅表面的化学反应速率；但随着氧化层厚度的增加，氧化剂分子必须扩散穿过现有的氧化层才能到达硅界面。在较厚的热氧化阶段，氧化剂到达界面后会立即发生反应，使整体生长速率受限于扩散过程 [T1]。然而，随着器件向三维架构过渡，氧化动力学开始受到局部几何形状的强烈影响。硅氧化过程中的体积膨胀会产生压应力，这可能会减缓弯曲结构边界处的氧化反应。为了应对这一问题，先进制程节点利用了自由基氧化机制，其中高活性的氧自由基主导动力学过程，从而显著降低了对晶体取向和局部应力的依赖。

工艺原理

所采用的 GOX 形成方法在很大程度上影响其物理密度、厚度均匀性和界面态密度。传统的热氧化利用高温下的干氧或水蒸气来生长氧化层。温度是主要的控制参数；较高的热预算不仅能提高氧化速率，还能促进生长介电层内机械应力的释放。

在掩埋沟道阵列晶体管（BCAT）等先进结构中，由于不同晶面和非平面几何形状上的氧化速率不同，标准热氧化难以维持均匀的厚度。工艺工程师通过采用原位蒸汽生成（ISSG）技术解决了这一问题，该技术依靠自由基氧化形成具有高台阶覆盖率的二氧化硅。此外，结合了 ISSG 与原子层沉积（ALD）的混合工艺也已得到集成。ISSG-ALD-ISSG 序列将用于钝化界面陷阱的高温自由基热处理与 ALD 相结合，以在三维拓扑结构上实现精确、保形的厚度控制。

在 GOX 形成后，必须沉积栅电极材料。历史上，多晶硅层通常采用低压化学气相沉积（LPCVD）方法，使用硅烷前驱体进行沉积，随后进行掺杂以设定导电性和功函数。然而，如果栅极掺杂不足，则会产生多晶硅耗尽效应；在反型偏压下，靠近 GOX 的多晶硅内会形成一层薄的耗尽区，充当串联电容，增加了等效电气厚度并削弱了驱动电流。

挑战与失效模式

栅极氧化层的可靠性受到运行寿命内持续高电场应力的严重影响。高能载流子和量子隧穿电子会断裂 Si-O 化学键，产生氧化层陷阱电荷（Qot）和界面陷阱电荷（Qit）。在硅 MOSFET 中，带正电的氧化层陷阱电荷在退化初期于氧化层内部累积，而带负电的界面陷阱电荷则主要在后期于界面处形成 。随着应力的持续，界面态不断累积并占据主导地位，导致阈值电压漂移呈现反转特性。

界面态的存在还会增加反型层内的表面散射，从而降低载流子传输性能。此外，随着 GOX 物理厚度为了提高电容驱动而被激进地缩减，直接量子隧穿漏电成为主要的功耗障碍。到达薄介电层势垒的电子具有有限的量子力学隧穿概率，从而增加了静态截止漏电功耗。

工艺集成相互作用还可能引入额外的外部失效路径。例如，在高热预算下，重掺硼的多晶硅栅极可能会在晶界处发生硼偏析。后续使用缓冲氧化物蚀刻液（BOE）的湿法清洗步骤可能会在富硼晶界处表现出局部化学活性，形成局部空洞，从而增加栅极与接触件短路的风险。

技术节点演进

对于传统的平面节点，微缩涉及将 GOX 厚度与沟道长度按比例减小，以维持静电控制并抑制短沟道效应。然而，随着工业界接近 28nm 平面节点，二氧化硅的物理厚度达到了原子极限。在临界厚度之下，直接隧穿漏电流呈指数级上升，使静态功耗变得难以控制。

为了克服这一障碍，传统二氧化硅被高 k 金属栅极（HKMG）堆叠所取代。高 k 介电材料能在显著更大的物理厚度下提供同等的电容耦合（EOT），从而抑制直接隧穿漏电。当遭受等离子体处理应力时，高 k 与金属栅堆叠被证明比具有相似物理厚度的传统二氧化硅和多晶硅栅堆叠对等离子体损伤具有更好的稳健性 [P2]。随着器件架构在 14nm FinFET 及后续节点转向垂直 3D 结构，GOX 工艺全面转向用于界面层和高 k 介电层的保形 ALD 沉积。

相关工艺

栅极氧化依赖于表面准备与清洗模块。在进行热生长或介电层沉积之前，半导体表面需经过清洗以去除有机残留物、金属污染物和不均匀的原生氧化层。在碳化硅（SiC）等宽禁带半导体中，碳团簇或原生界面氧化物会严重降低载流子迁移率。专门的集成程序在可控的非氧化气氛中清洁 SiC 表面并沉积介电层，随后进行高温氮钝化退火以稳定化学键并最大限度地减少界面态密度。

此外，前段金属前的湿法化学清洗必须进行优化，以防止栅电极材料发生不希望的蚀刻。使用高稀释度的氢氟酸（HF）代替激进的缓冲蚀刻液，可以降低对掺杂多晶硅晶界的化学选择性。在包含背面供电网络（BSPDN）的先进架构中，虚设栅极氧化层（替换栅极氧化层，R-GOX）的选择需具备相对于浅沟槽隔离（STI）氧化层的蚀刻选择性，以防止栅极下陷导致与周围接触件短路。