引言
栅极氧化是半导体衬底上形成高可靠性绝缘介电层的奠基工艺 。该工艺所产生的栅极氧化层（GOX）在金属-氧化物-半导体场效应晶体管（MOSFET）中充当栅电极与半导体沟道之间的关键阻挡层 。 栅极氧化层的主要功能是在实现强电容耦合的同时，防止电荷在栅极与沟道之间直接流动。 通过在绝缘层两端施加电压，产生的电场会调制下方硅的表面势，从而决定晶体管处于导通还是截止状态。
在现代半导体制造中，GOX 的质量直接决定了器件性能、开关速度和长期可靠性。即使是该层中极小的缺陷或杂质，也会显著改变阈值电压并降低载流子迁移率 。 随着技术的激进微缩，栅极氧化已从简单的热生长演变为高度复杂的、多步骤沉积和界面工程技术 。对于任何从事先进半导体器件制造的人员而言，理解栅极氧化的物理、化学及集成挑战至关重要。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
Thin Gate Oxide Growth
在 40nm BSI CMOS Image Sensor 中，“gate oxidation”对应 DGOX 模块的第 71 步。
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物理与机制
栅极氧化层的基本运行遵循 MOS 电容的物理原理 。 由于 GOX 是一种几乎没有自由载流子的优良绝缘体，所施加的栅极电压仅通过电场作用于半导体。 该电场导致半导体的能带在界面处发生弯曲。 平带条件（即表面电场为零的状态）是所有偏置分析的关键参考点，其根本上由栅极材料与半导体衬底之间的功函数差决定 。
当施加足够的栅极偏压时，能带弯曲使本征能级越过费米能级，从而呈指数级调制表面载流子浓度，形成反型层 。栅极电压与截止状态下的亚阈值漏电流之间的关系由统计热力学驱动 。半导体中的载流子分布遵循费米-狄拉克统计，这意味着亚阈值导通主要由热激发载流子主导 。这为亚阈值摆幅设定了一个基本的热力学极限，在室温下通常约为 60 mV/dec，这极大地限制了阈值电压的微缩空间 。
GOX 的形成本质上是一个经典的反应-扩散过程。在热氧化中，氧化物质必须通过已经形成的氧化层进行扩散，才能在 Si/SiO2 界面与硅衬底发生反应 。（工程实践） 然而，随着器件向三维架构过渡，氧化动力学开始受到局部几何形状的强烈影响 。例如，硅氧化过程中的体积膨胀会产生压应力，这可能会严重减缓高度弯曲结构底部的氧化反应 。为了应对这一问题，先进制程节点利用了自由基氧化机制，其中高活性的氧自由基主导动力学过程，从而显著降低了对晶体取向和局部应力的依赖 。
工艺原理
所采用的 GOX 形成方法在很大程度上影响其物理密度、厚度均匀性和界面态密度。（工程实践） 传统的热氧化利用高温下的干氧或水蒸气来生长氧化层 。温度是主要的控制参数；较高的温度不仅能提高氧化速率，还能促进生长膜层内机械应力的释放 。
在掩埋沟道阵列晶体管（BCAT）等先进结构中，由于不同晶面和曲面上的氧化速率不同，标准热氧化难以维持均匀的厚度 。为解决这一问题，工艺工程师采用原位蒸汽生成（ISSG）技术，该技术依靠自由基氧化形成具有优异台阶覆盖率的高质量 SiO2 。此外，结合了 ISSG 与 原子层沉积（ALD）的混合工艺也已得到开发 。ISSG-ALD-ISSG 序列利用高温自由基氧化来修复界面陷阱，同时利用 ALD 确保在复杂的 3D 拓扑结构上实现精确、保形的厚度控制 。
在 GOX 形成后，必须沉积栅电极材料 。历史上，多晶硅层通常采用低压化学气相沉积（LPCVD）方法，使用硅烷等硅前驱体进行沉积 。随后，对多晶硅进行掺杂以达到预期的导电性和功函数 。然而，如果栅极掺杂不足，则会产生所谓的多晶硅耗尽效应；在反型偏压下，靠近 GOX 的多晶硅内会形成一层薄的耗尽层 。该耗尽层充当串联电容，实际上增加了栅极氧化层的总电气厚度，并严重削弱了器件的驱动电流 。
挑战与失效模式
栅极氧化层的可靠性是首要关注点，因为长期的强电场应力会导致严重的退化 。高能载流子或量子隧穿电子会断裂相对脆弱的 Si-O 化学键，产生两种不同类型的缺陷：氧化层陷阱电荷（Qot）和界面陷阱电荷（Qit）。Qot 通常由位于氧化层体内的正电荷组成，它们会增强有效的栅极电场，并导致阈值电压发生负向漂移 。相反，Qit 由精确位于 Si/SiO2 界面处的带负电状态组成 。随着应力的持续，Qit 的累积逐渐占据主导地位，导致阈值电压漂移发生反转，从而产生复杂的反转特性 。
界面态的存在也深刻影响载流子传输 。界面态密度的增加会导致反型层内的表面散射增强，从而导致严重的迁移率退化 。此外，随着 GOX 物理厚度为了最大化驱动电流而被激进地缩减，直接量子隧穿漏电成为一种灾难性的失效模式 。以热速度到达栅极氧化层势垒的电子具有很高的量子力学概率从另一侧穿出，导致静态功耗呈指数级增加 。
失效也可能源于外部工艺相互作用 。例如，在高热预算下，重掺硼的多晶硅栅极可能会在晶界处发生局部硼偏析 。在后续的前段工艺湿法清洗步骤中，缓冲氧化物蚀刻液（BOE）等特定蚀刻剂可能对这些富硼区域表现出增强的化学活性，从而选择性地蚀刻多晶硅，形成最终导致栅极与接触金属短路的物理孔洞 。
技术节点演进
几十年来，标准的微缩协议涉及将 GOX 厚度与晶体管栅极长度按比例减小 。通过维持强电容耦合，工程师能够抑制短沟道效应并提高驱动电流 。然而，随着工业界接近 28nm 平面工艺，SiO2 GOX 的物理厚度达到了原子级极限 。在这些临界厚度之下，直接隧穿漏电流会上升几个数量级，使功耗变得难以控制 。
为了克服这一基本障碍，工业界用 高 k 金属栅极（HKMG）堆叠取代了传统的 SiO2 。高 k 介电材料在保持较大物理厚度的同时，能提供与超薄 SiO2 层相同的有效电容耦合，从而抑制了量子隧穿漏电 。
当器件架构在 14nm FinFET 及后续节点从平面结构转向 3D 结构时，GOX 工艺必须适应垂直侧壁。（工程实践） 保形沉积技术变得必不可少，严重依赖 ALD 在鳍片结构上均匀沉积界面层和高 k 介电材料 。在向更小几何尺寸推进的过程中，专业的 DRAM 设计采用了双功函数栅极堆叠 。这些结构利用不同材料（如钨和重掺多晶硅）之间的能带差来重塑垂直电场，在保持强劲驱动电流的同时，成功抑制了栅致漏极漏电（GIDL）。
相关工艺
栅极氧化与表面处理及清洗模块有着本质的联系。在进行氧化或介电层沉积之前，必须对半导体表面进行精细清洗，以去除有机残留物、金属污染物和原生氧化层 。 在碳化硅（SiC）等先进材料中，碳团簇或原生氧化层的存在会严重降低界面迁移率 。目前已开发出专门的工艺，在严格的非氧化气氛中清洁 SiC 表面并沉积介电层，随后进行氮钝化退火以稳定 Si-C 键并最大限度地减少界面陷阱 。
此外，湿化学品的选择与栅极材料之间存在强烈的相互作用 。使用高稀释度的 HF 代替复杂的缓冲蚀刻液进行前段清洗，可以降低对掺杂多晶硅晶界的化学选择性，从而防止外部孔洞缺陷 。此外，在具有背面供电功能的超先进架构中，必须仔细选择用于虚设栅极氧化层（或替换栅极氧化层，R-GOX）的材料 。使用与浅沟槽隔离（STI）氧化层相比具有不同蚀刻特性的材料，可以防止金属栅电极延伸过深，从而避免其与背面源/漏极触点发生电气短路 。