在完整工艺流程中的功能
在28nm平面集成架构中，钨(W)接触插塞的形成以及随后的接触化学机械平坦化(CMP)充当了前段工艺(FEOL)晶体管器件与后段工艺(BEOL)铜互连层之间的桥梁[P1, T1]。该工艺序列位于中段工艺(MOL)模块内，接收穿过零级层间电介质(ILD0)刻蚀出的图案化接触通孔。这些开放的接触孔暴露出源/漏极区域的导电镍-铂硅化物端子以及替代金属栅极结构的上表面。
该模块的主要功能目标是将深且高深宽比的接触开口转化为分立、低电阻、电隔离的导电插塞[P1, T1]。W接触插塞形成工艺可在高密度晶体管布局中实现致密、无缺陷的金属填充。紧随金属填充之后，接触金属化CMP 28nm工艺可去除电介质场区上多余的毯式钨层以及粘附层/阻挡层薄膜[P1, A1]。这创建了一个完全平坦的表面形貌，其中隔离的钨插塞与周围ILD0表面齐平[P1, T1]。
该模块将一个超平坦的表面递交给随后的第一金属层(M1)大马士革模块。若未能成功执行钨插塞平坦化机制，则进入的表面形貌将严重削弱后续浸没式光刻的焦深，并在M1图形化过程中引发金属线状残留缺陷[P1, T2]。在分析完整的28nm平面工艺流程（工程实践）时，理解这一过渡至关重要。
Guided route · 结构导览
CT Tungsten CMP
本文对应「28nm Planar 结构主线」第 5 站：接触。6 站走完整条流程，每站附原理导读与 2.5D 截面演进。
- 1有源区
- 2栅极坐标
- 3源漏
- 4最终栅
- 5接触本文对应
- 6后段交付
上游输入状态
进入W接触插塞形成工艺的晶圆输入状态呈现出复杂的物理和表面条件，这些条件继承自先前的光刻、反应离子刻蚀(RIE)、湿法清洗和硅化物形成步骤[A1, A2]。刻蚀入ILD0中的接触开口具有高深宽比和由28nm设计规则限定的窄临界尺寸[P1, P4]。这些接触开口的侧壁轮廓由于电介质RIE化学作用和聚合物钝化层的去除而呈现出轻微的锥度和表面粗糙度。
在接触通孔的底部，有源源/漏极区域下方的金属硅化物层和金属栅极的顶面被暴露出来。这些暴露的界面极易受到原生氧化物生长、有机残留物以及来自先前等离子体刻蚀步骤的氟污染的影响。因此，在金属阻挡层沉积之前，必须进行原位预清洁处理（例如轻氩溅射清洁或干法反应性预清洁），以确保低接触电阻。
此外，输入的ILD0电介质场区并非天生平坦；它继承了来自先前电介质沉积和初步ILD抛光步骤的底层栅极形貌和密度相关的变化。接触金属化模块必须适应局部深宽比变化和宏观尺度的电介质高度差异，以防止局部抛光不足或严重的电介质侵蚀。
物理和化学机理
阻挡层和粘附层沉积
将钨直接沉积到诸如二氧化硅或掺碳氧化物等电介质材料上会导致粘附性差和灾难性的薄膜剥落[P4, T1]。此外，在使用六氟化钨气体进行后续的化学气相沉积(CVD)钨工艺中，氟物种可能扩散到电介质中或与底层的硅化物发生剧烈反应，导致称为火山缺陷的结构退化。
为了克服这些界面挑战，在钨填充之前沉积一个由钛(Ti)和氮化钛(TiN)组成的薄阻挡层和粘附层系统[P1, P4, T1]。钛薄膜充当残留氧化物的吸气剂，并与硅化物形成低电阻接触，而氮化钛层则作为对抗氟攻击的有效扩散阻挡层，并促进钨的成核[P1, P4]。采用先进的物理气相沉积(PVD)或金属有机CVD技术，以确保在狭窄的接触侧壁上实现连续保形覆盖，而不会堵塞顶部开口。
脉冲CVD和原子层沉积成核
体钨填充无法直接在氮化钛上以均匀的晶粒分布和短的孵化时间成核。在体填充之前，需要一层薄的钨成核层。使用硅烷还原六氟化钨的传统连续CVD成核法在缩小比例的高深宽比特征中会产生较差的台阶覆盖率，导致接触孔顶部过早夹断。
为了在28nm结构中实现保形成核，采用了原子层沉积(ALD)或脉冲化学气相沉积(脉冲CVD)。在脉冲CVD中，沉积室经历循环气体脉冲：短暂同时暴露于六氟化钨和硅烷，随后是惰性气体吹扫，单独的硅烷暴露循环，以及最终的吹扫。这种时序化的表面反应将成核过程从质量输运受限生长转变为表面反应控制生长。与纯ALD相比，表面吸附的自限性确保了在接触孔整个深度上高度均匀的成核层覆盖率，同时保持了高产能。
体钨CVD填充
一旦成核层建立，体W接触插塞的形成便通过使用氢气还原六氟化钨的连续CVD进行[P4, T1]。总化学反应由下式控制：
$$\text{WF}_6 + 3\text{H}_2 \rightarrow \text{W} + 6\text{HF}$$
与硅烷还原相比，氢气还原提供了更好的台阶覆盖率和保形性。在此生长阶段，钨晶粒从接触侧壁向内生长，直至在通孔中心聚结[P1, P4]。由于生长同时从所有侧壁进行，相对的晶界在中心相遇，经常形成垂直的中心接缝或内部空洞[P1, P4]。
在体填充过程中优化热能、气体流量比和总室压力，可以平衡沉积速率与接缝体积。最小化接缝尺寸至关重要，因为宽接缝会在后续的接触CMP过程中成为抛光浆料和清洗化学品的陷阱[P1, P3]。
钨抛光和平坦化机理
在体CVD之后，一层相当厚的毯式钨以及底层阻挡层薄膜覆盖了整个晶圆表面[P1, T1]。接触CMP模块去除了这些多余材料，同时实现了全局表面平坦化。钨插塞平坦化机制依赖于化学表面钝化与机械磨料剪切之间的协同动态过程，这符合化学机械平坦化的基本原理。
[ 浆料氧化剂 (H2O2) ] + [ 磨料颗粒 (二氧化硅/氧化铝) ]
│
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| 化学表面反应 |
| W + 氧化剂 ──► WO3 钝化层 |
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▼
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| 机械剪切 (抛光垫 + 磨料) |
| 选择性剪切高地形氧化物 |
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│
▼
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| 新鲜钨暴露 ──► 循环重复 |
| 在 TiN / ILD 电介质界面处停止 |
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在钨抛光过程中，抛光浆料含有氧化剂（通常是过氧化氢）以及悬浮在水性介质中的亚微米磨料颗粒（例如胶体二氧化硅或煅烧氧化铝）[P1, P3]。氧化剂与暴露的金属钨表面发生化学反应，形成一层薄的、机械上较软的氧化钨钝化层[P1, P3]：
$$\text{W} + 3\text{H}_2\text{O}_2 \rightarrow \text{WO}_3 + 3\text{H}_2\text{O}$$
在抛光头的向下压力以及聚氨酯抛光垫上相对旋转运动的作用下，磨料颗粒选择性地接触表面形貌的高点。微接触应力剪切掉软化的氧化钨层。新暴露的金属钨立即被浆料化学物质重新氧化，化学-机械循环持续重复。在低洼区域，机械剪切应力显著降低，允许钝化层保护底层金属免受快速化学溶解[P1, P3]。
W CMP架构通常包括多抛光垫序列[P1, P3]：
- 体钨去除（抛光垫1）：使用高去除速率浆料快速清除厚的钨多余层，在底层氮化钛阻挡膜上或其附近停止[P1, P3]。
- 阻挡层/衬垫抛光（抛光垫2）：去除电介质场区上的钛/氮化钛阻挡膜，并对钨和ILD0氧化物具有受控的选择比[P1, P3]。
- 缓冲和清洁（抛光垫3）：一个低向下力的缓冲抛光步骤，去除残留的原生氧化物，平滑微观的微划痕，并为后CMP清洗准备表面[P1, P3]。
控制抛光后pH环境至关重要；虽然碱性缓冲在电介质抛光中是传统的，但钨在碱性条件下由于形成可溶性钨酸根离子而表现出增强的电化学腐蚀和插塞凹陷。使用酸性缓冲浆料可抑制钨与相邻阻挡层之间的电偶腐蚀，确保插塞表面无凹陷。
下游影响和失效传播
在钨填充和接触CMP过程中引入的工艺变化或边缘问题会直接传播到严重的下游良率损失和可靠性失效中：
- 钨插塞碟形凹陷和电介质侵蚀：如果CMP浆料的选择比偏向于去除钨而非ILD0电介质，则会在接触孔内部发生过量的钨去除，导致碟形凹陷。相反，过度抛光高密度接触阵列会去除过多的电介质材料，导致局部侵蚀。碟形凹陷和侵蚀会形成地形凹陷，导致M1光刻期间的焦深误差，进而导致图形失真、桥接短路或具有高电阻的薄互连金属线[P1, T1]。
- 金属残留和线状残留短路：抛光时间不足或CMP向下力分布不均匀，会在电介质场区留下残留的钨或氮化钛斑块[P1, A1]。这些导电残留物会在相邻的独立接触插塞之间形成电短路。
- 中心接缝空洞化和浆料截留：在体钨CVD填充不完全期间形成的宽中心接缝，可能会在平坦化抛光过程中被打开[P1, P4]。酸性抛光浆料和化学清洗液会被截留在这些空洞内[P1, P3]。随后在BEOL金属化过程中的热处理会导致截留液体的除气，在上层铜M1线中产生空洞、局部腐蚀以及在电偏压下严重的电迁移失效[P1, T1]。
- 电偶腐蚀和插塞凹陷：钨芯、氮化钛衬垫与抛光溶液之间的电化学电位差会诱发局部电偶腐蚀。严重的腐蚀会导致钨插塞凹陷至ILD0表面以下，增加接触电阻变化并降低晶体管驱动电流。
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| 缺陷模式 | 根本原因 | 下游机理及失效 |
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| 过度碟形凹陷 | 低W对电介质选择比 | 焦深失焦；M1短路 |
| 金属残留/线状残留 | 抛光不足；力不均匀 | 插塞间电性桥接 |
| 空洞接缝截留 | CVD填充过早夹断 | 除气；M1空洞化；电迁移失效 |
| 腐蚀插塞凹陷 | 后清洗pH环境中的电偶不匹配 | 高接触电阻；I_on退化 |
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实际操作步骤
要探索此特定步骤在整个中段工艺集成序列中的位置，请查看交互式工艺流程：
步骤187代表了一个明确的平坦化边界，在此处，沉积的原始金属多余层被转化为高密度、隔离的接触插塞。正确执行此步骤可确保后续M1层的电介质沉积和大马士革图形化在洁净、平坦的衬底上进行。关于先前电介质刻蚀和硅化物形成的更多细节，请参考28nm planar Contact Formation Process Flow: Integration Principles, Mechanisms, and Module Dependencies。
相关学习路径
为加深您对接触金属化如何与平面CMOS制造中相邻模块集成的理解，请探索以下详细指南：
- 28nm Planar Contact Formation Process Flow: Integration Principles, Mechanisms, and Module Dependencies：详细分析了接触通孔图形化、RIE、硅化物界面工程和阻挡层沉积。
- 28nm Planar Process Flow: Integration Logic, Device Physics, and Module Dependencies：全面的整体架构概述，追踪从初始STI衬底隔离，经过FEOL替代金属栅极、MOL接触到BEOL铜互连的完整序列。
未来展望
随着器件技术扩展到超越28nm节点，进入先进的FinFET和环绕栅极架构，经典的W接触插塞形成和CMP面临着严重的物理限制[P1, P4]。钨的固有体电阻率，加上氮化钛阻挡层必不可少的最小厚度，导致随着接触直径的缩小，接触电阻急剧上升。
为了克服这些电阻瓶颈，先进的缩放节点从钨转向使用钴(Co)或钌(Ru)等替代金属进行接触填充。钴和钌可以使用纯原子层沉积(ALD)工艺以无接缝的方式沉积，具有极薄或无阻挡层的界面，从而显著降低MOL寄生接触电阻。此外，选择性金属沉积技术正在兴起，通过仅在通孔内部自下而上生长接触金属，彻底消除CMP引起的碟形凹陷和侵蚀。尽管如此，为28nm W CMP开发的化学机械平坦化原理仍然是所有先进半导体技术节点中现代多材料平坦化方案的基础。