选择性eSi生长是源漏材料形成工序。在SemiFlows的7nm教学流程中，第136步 eSi Growth位于第134步 eSi Spacer and Cavity Etch和第135步 Post Etch Clean之后。本步交付的是供后续使用的材料与几何状态；仅凭工序名称，不能确定掺杂配方、应变收益或已形成低电阻接触。
从暴露的生长表面开始
暴露的晶体硅为外延提供晶格模板。周围介质边界帮助限定预期生长位置；侧墙是排除生长的边界，不是晶体模板。表面准备和污染会影响成核及晶体连续性 。
对照需要生长的半导体表面与应保持清洁的区域，检查已有凹槽形状和后续生长轮廓是否适合周围结构。这些检查针对本步形成的材料，不代表器件性能必然改善。
Process checkpoint · 工艺坐标
理解 eSi Growth 的工艺作用
对照第136步生长表面与下游交接，分开判断激活、应变和接触条件。
与「7nm选择性eSi源漏生长：材料交接、掺杂与接触条件」相关的流程位置：7nm FinFET · SD · Step 136
阅读基础导览第 3 章分开检查生长与选择性
气相外延通过表面反应提供可吸附、迁移并并入生长晶体的物种。半导体与介质表面的反应、成核差异，使选择性生长成为可能 。在沉积／刻蚀方法中，生长和去除相互竞争。已有高磷Si:P源漏研究讨论的是其特定工艺的选择性和集成选择，不能证明每一道eSi工序都具有完美选择性 。
检查寄生成核、晶面演化和交给下一工序的形貌。在目标表面成功生长，不等于所有介质区域都没有沉积，也不等于相邻材料始终保持电学隔离。
区分掺杂掺入量与电学激活
生长中引入掺杂时，总化学掺入量与电学活性部分是不同的量。高磷Si:P研究讨论了磷—空位复合体，以及高磷掺入量对其特定材料和集成过程的影响 。这支持把激活作为独立问题检查，不能据此宣布每一层eSi都已完全激活。
活性载流子、迁移率和几何形状共同影响半导体内部的导电。片电阻还取决于导电层厚度 。仅改变总掺杂掺入量，不能确定当前教学步骤中这些量如何变化。
将接触输运与材料电阻分开
金属—半导体接触在后续形成，其比接触电阻率依赖界面和载流子条件。在合适的势垒条件下，较高活性载流子浓度可以增强隧穿；这是界面机制，与半导体片电阻不同 。
Vohra等人比较了用于Ge nMOS器件的多种外延材料，包括Si:P的磷激活和接触表现。结果依赖具体材料叠层及工艺兼容性 。这是有条件的文献案例，不是第136步的量测，也不是本7nm教学流程的性能保证。
分别看材料电阻、比接触电阻率和总接触电阻。接触尺寸、界面化学和电流扩展也影响后续结果；外延完成不代表接触已经形成。
将应变作为材料体系问题
当前Flow另有独立的eSiGe Growth工序。硅锗应力源的一般解释，不能证明eSi Growth沉积的是SiGe。Si:P研究考察其自身材料体系的应变与电学性质 ；不能只因工序名含外延，就把该研究结果赋给当前步骤。
应变传递取决于实际组分、几何、约束和松弛状态。对第136步，应先核清形成了什么材料与形状，再依据对应材料体系的证据判断可能的应变收益。
追踪真实的下游交接
第136步之后是第137步 Post Epi Rinse及保护侧墙工序。紧接着交付的是已生长材料和供后续使用的表面／轮廓，不是已完成的接触。
查看交互式步骤时，可以依次检查：
- 哪些暴露晶体区域承接预期生长？
- 排除生长的介质区域是否出现非预期沉积？
- 晶面和图形相关生长如何影响下游表面？
- 涉及掺杂或应变时，哪些条件和证据能确定激活或应力传递？
- 哪些电学和界面结果仍需要后续工序建立？
查看真实步骤
用当前步骤对照上游凹槽／清洗状态、生长结构和下游交接。该链接进入现有7nm阅读路径，全文按当前账户权限提供；内容用于理解原理与集成交接。
常见问题
选择性eSi生长在本教学流程中完成什么？
它在预期的源漏生长表面补充半导体材料，交付材料／轮廓状态。本步本身不确定掺杂配方，也不保证激活、应变或接触性能。
硅外延是否一定产生有益的拉伸应变？
不是。应变收益取决于材料体系、几何、约束和松弛。另有eSiGe工序，不能证明eSi Growth具有某个特定应变结果。
片电阻降低是否等同于接触输运改善？
不是。片电阻描述半导体层内的导电；后续金属—半导体接触还取决于界面和势垒条件。仅提高总掺杂掺入量，不能保证这两种量中的任一种改善。
参考来源
(Invited) Selective Epitaxial Growth of High-P Si:P for Source/Drain Formation in Advanced Si nFETs
E. Rosseel, S. Dhayalan, A. Hikavyy, R. Loo, H. Profijt, D. Kohen et al.
Source/Drain Materials for Ge nMOS Devices: Phosphorus Activation in Epitaxial Si, Ge, Ge1−x Sn x and Si y Ge1−x−y Sn x
A. Vohra, I. Makkonen, G. Pourtois, J. Slotte, C. Porret, E. Rosseel et al.
Silicon VLSI Technology - Full
James D. Plummer, Michael D. Deal, Peter B. Griffin
Silicon VLSI Technology · ISBN 978-0130850379