完整工艺流程中的功能
在 10nm 以下逻辑工艺制造中，n 型场效应晶体管 (nFET) 源漏极区域中选择性外延硅 (eSi) 的集成是 7nm FinFET 工艺流程中的核心模块 。该单一模块接收已在栅极侧墙形成后进行凹槽刻蚀的三维硅鳍片，这些鳍片被介质绝缘材料和牺牲虚设栅极结构包围 。该步骤的主要任务是在凹槽内的源极和漏极有源区选择性地生长重原位掺杂 n 型杂质（例如磷）的单晶硅 ，同时保持对周围介电表面的完全选择性 。
一旦完成，选择性外延模块将把凸起的、经过应力工程处理且重掺杂的源漏极结构交付给下游工艺步骤 , 。这些下游操作包括外延后清洗、电介质 ILD0（层间电介质零层）间隙填充沉积、用于高 k 金属栅极 (HKMG) 插入的牺牲虚设栅极去除以及自对准接触金属硅化物形成 , 。如果没有这种凸起源漏极 (RSD) 结构构建的精确执行，7nm 节点的先进鳍式场效应晶体管 (FinFET) 将会遭受极大的寄生电阻、难以管理的短沟道效应以及接触金属硅化物向薄导电沟道的严重侵蚀 , 。
[上游凹槽鳍片与侧墙]
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│ 选择性 eSi 源漏极生长步骤 │
│ - 化学气相沉积选择性 │
│ - 原位磷掺杂 │
│ - 赝配晶格应力调节 │
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[下游栅极后置 HKMG 与接触金属硅化物]
Guided route · 结构导览
eSi Growth
本文对应「7nm FinFET 结构主线」第 3 站：源漏。6 站走完整条流程，每站附原理导读与 2.5D 截面演进。
- 1有源区
- 2栅极坐标
- 3源漏本文对应
- 4最终栅
- 5接触
- 6后段交付
上游输入状态
进入选择性 eSi 源漏极步骤的晶圆结构和化学状态决定了所得单晶薄膜的质量 。在进行选择性生长之前，上游刻蚀模块会将暴露的单晶硅鳍片刻蚀至低于鳍片原始顶表面的目标深度 。栅极结构的侧壁被介质侧墙完全包裹，这些侧墙通常由低 k 氧化物或氮化硅化合物组成，可防止外延层接触牺牲虚设栅极 。
在原子层面，刻蚀工艺使暴露的硅表面容易受到大气氧化、反应离子刻蚀残留的氟碳化合物以及晶格位移损伤的影响 。因此，在外延之前通常会立即执行原位清洗（通常利用气相化学刻蚀或高温烘烤）以去除天然氧化硅和原子污染物 （工程实践）。获得原子级洁净、氢钝化的晶体硅模板至关重要；任何残留的氧化物或界面污染都会抑制晶体取向，从而在外延过程中导致缺陷成核、堆垛层错或多晶生长 。
物理与化学机制
反应动力学与化学选择性
eSi 的选择性外延生长 (SEG) 依赖于化学气相沉积 (CVD) 工艺，该工艺运行在一个精细的动力学区间：硅沉积在单晶硅上快速发生，但在二氧化硅或氮化硅等介电表面上则完全受到抑制 , 。通过平衡含硅前驱体气体（如氯硅烷或硅烷衍生物）与氯基刻蚀物质，可以实现这种选择性窗口 （工程实践）。
在单晶硅表面，前驱体分子化学吸附并离解成移动的吸附原子，这些原子在表面迁移并结合到原子台阶边缘，从而保持下方的晶格模板 。相反，在非晶介质侧墙上，吸附原子成核需要克服高热力学能垒 （工程实践）。氯物质优先侵蚀并刻蚀介质表面结合力较弱的硅吸附原子，阻止稳定核的形成，从而保证在侧墙上零沉积，同时允许在鳍片凹槽内进行单晶生长 , 。
介质侧墙表面： 单晶硅鳍片：
刻蚀物质 (Cl) 前驱体吸附原子 (Si, P)
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[弱吸附原子成核] [晶格台阶边缘结合]
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(脱附 / 被刻蚀) (赝配单晶生长)
能带结构工程与载流子隧穿物理
在 7nm 节点，源漏极金属接触的物理面积被大幅缩小 , 。根据量子隧穿理论，金属-半导体界面的特定接触电阻率与肖特基势垒宽度呈指数相关，而该宽度与有源掺杂浓度的平方根成反比 。
为了最小化接触电阻，eSi 层在原位进行了重磷掺杂 。高浓度的磷引入使局部费米能级向导带边缘移动，并显著缩小了接触表面的空间电荷耗尽区 , 。这种结构修饰使得载流子通过肖特基势垒的隧穿概率提高，而不是依赖于跨越势垒的热发射，从而大幅降低了接触电阻 。
$$\rho_c \propto \exp\left( \frac{\sqrt{\epsilon m^*} \Phi_B}{\hbar \sqrt{N_D}} \right)$$
其中 $\Phi_B$ 是有效势垒高度，$N_D$ 是有源掺杂浓度，$m^*$ 是载流子有效质量，$\epsilon$ 是半导体介电常数 , 。
应力物理与缺陷热力学
磷原子在单晶硅晶格中的替位式掺杂具有双重作用：调节导电性并诱导机械应力 。由于磷原子的共价半径小于硅原子，用磷取代硅晶格位点会在 eSi 结构中引入赝配拉伸应力 。当在 nFET 源漏极区域生长时，这种拉伸应力会传递到相邻的硅沟道区域 , 。
拉伸应力改变了晶格对称性，打破了硅导带能谷的六重简并度 , 。它降低了二重简并的横向能谷相对于四重简并的纵向能谷的能量，减少了能谷内载流子散射，并降低了面内电子有效质量 , 。这种物理转变直接提高了 nFET 沟道内的电子迁移率，从而增强了器件的驱动电流 , 。
然而，高化学浓度的磷会引入严重的点缺陷动力学 。超过一定的平衡阈值后，多余的磷原子会与晶格空位结合形成无活性的磷-空位簇 。这些络合物不能为导电提供自由电子，并可能导致压应力/拉伸应力松弛 。先进的毫秒级退火步骤（如激光或闪光退火）被整合在下游，以离解这些络合物，使磷进入有源替位式晶格位点，而不会引起过度的杂质向沟道扩散 , 。
下游影响与失效传播
选择性 eSi 步骤的执行直接影响下游模块的良率和晶体管的电气性能 , 。该步骤中的工艺偏差与器件失效模式之间的相互作用突显了 7nm FinFET 源漏极集成工艺流程中各环节的紧密耦合 。
外延轮廓权衡谱：
欠生长 最佳目标 过生长
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│ 高串联电阻， │ ◄───────────► │ 低电阻， │ ◄───────────► │ 外延融合， │
│ 金属硅化物 │ │ 控制的 │ │ 栅极短路， │
│ 侵蚀 │ │ SCE/DIBL │ │ 高寄生电容 │
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高度与体积分布
- 欠生长（外延体积不足）：如果选择性 eSi 生长速率不足或过早停止，凸起的源漏极结构将无法达到鳍片凹槽上方所需的高度 。下游的金属硅化物化过程将过度消耗靠近敏感沟道延伸区的硅，导致金属硅化物侵蚀、结漏电以及串联寄生电阻升高 , 。
- 过生长与融合：过度的 eSi 生长会导致相邻的外延小面横向扩展并在相邻鳍片之间不可控地融合 。意外的结构融合会增加寄生栅-源/漏极边缘电容，从而降低高频电路性能 , 。在极端情况下，过生长的 eSi 会溢出介质侧墙，在替换金属栅极工艺期间导致与栅电极的直接电气短路 , 。
小面与突变性的权衡
在三维鳍片上的外延生长表现出沿不同晶面（如 ${100}$ 与 ${111}$ 平面）的各向异性生长速率 （工程实践）。不可控的小面生长会导致接触界面处的电流密度分布不均以及横向掺杂过渡不规则 。如果栅极侧墙下磷杂质的横向过渡不够陡峭，有效沟道长度将不可预测地缩小，从而加剧短沟道效应 (SCE) 和漏极诱导势垒降低 (DIBL) 。相反，如果掺杂分布过于陡峭或距离沟道边缘太远，延伸区电阻会增加，从而限制驱动电流 , 。
深入了解实际步骤
要探索此特定步骤在完整 7nm 制造模块中的位置，请查阅我们交互式步骤视图中的详细工艺顺序 （工程实践）。
此交互式步骤强调了选择性 eSi 沉积相对于整体集成流程中上游鳍片刻蚀和下游接触金属硅化物步骤的位置 。
相关学习路径
理解选择性 eSi 源漏极生长需要熟悉几个紧密相关的半导体模块：
- P 型源漏极外延 (eSiGe)：虽然 nFET 利用磷掺杂的 eSi 来产生拉伸应力，但 p 型场效应晶体管 (pFET) 利用硼掺杂的硅锗 (eSiGe) 在沟道中引入压应力，以增强空穴迁移率 , 。
- 接触金属硅化物与界面工程：在源漏极外延之后，沉积过渡金属（如钛或钴）并使其与 eSi 层反应以形成低电阻硅化物接触，这需要对金属硅化物侵蚀进行精确控制 , 。
- 替换金属栅极 (RMG) 模块：高热预算的外延步骤必须在牺牲虚设栅极存在时进行，从而使高 k 介电层和功函数金属叠层免受严重的热退化 , 。
未来展望
随着器件架构从 7nm FinFET 扩展到全环绕栅极 (GAA) 纳米片结构和互补场效应晶体管 (CFET)，选择性源漏极外延面临着前所未有的几何约束 。在纳米片器件中，eSi 必须在堆叠片沟道之间的狭窄空间内选择性生长，同时避免在内部介质侧墙上出现不需要的生长 。
此外，磷在硅中的固溶度限制促使人们探索新型低温离子注入结合快速热退火，或非平衡原子层外延 (ALE) 技术，以在不引起缺陷聚簇的情况下实现超高掺杂激活 , 。这些发展确保了选择性外延原理依然是下一代逻辑技术的基础 （工程实践）。