芯片互连层级：BEOL、RDL、TSV与封装如何区分

先看连接跨过哪一道边界

互连可以连接同一晶粒内的电路，也可以连接不同晶粒，或连接封装与电路板。这些是不同的物理边界。“通孔”“再布线层”“中介层”“键合”描述连接路径中的不同部分，并非同一金属层越来越先进时的不同名字。

先问两个问题：它连接谁，以及穿过哪种材料或界面？ 片上层间通孔穿过布线层之间的介质；硅通孔穿过硅；键合界面连接此前分离的两个表面；RDL或中介层等布线结构可以承载横向连接。这些功能可以同时存在于一个组装结构中。[T1][P1][P2]

互连层级地图

图解为独立功能示意，不是某款产品的截面或制造流程。方框区分功能边界，并不意味着每种封装都包含所有结构。

层级或结构	应该问什么	仅凭名字不能确定什么
片上金属与通孔	连接哪些电路部位或金属层？	另一颗晶粒如何接入
晶粒焊盘与接合点	信号在哪里离开晶粒或跨过接合界面？	完整封装布线拓扑
RDL或中介层布线	如何重分配连接位置或连接晶粒？	是否必须采用完整硅中介层
TSV硅通孔	垂直穿过哪块硅体？	横向布线层或完整键合方法
封装到板的连接	组装体如何与外部连接？	内部晶粒间接口

图中的一条竖线不足以证明它是TSV：要看穿过的是硅还是绝缘薄膜。同样，仅看到铜，也无法判断它属于哪一层级。

为什么不能从工艺节点推断封装布线

晶体管工艺节点与封装的晶粒间布线，是不同的设计维度。引用的封装报告同时给出了桥接芯片与无桥接芯片的再布线连接例子，说明连接芯粒可以有不同物理结构。其中面向特定供应商的性能比较，不是普遍排名或工艺推荐。[P1]

片上布线本身也有电隔离与集成要求。教材明确区分导电层及层间介质。信号离开晶粒后，还会跨过其他结构和界面；把它们统称为BEOL，会掩盖实际需要检查的连接边界。[T1]

三个容易误判的反例

“所有通孔都是TSV。” 穿过金属层间介质的通孔未必穿过硅，分类应看它穿过的实体。

“芯粒必须采用完整硅中介层。” 已审来源中既有桥接结构，也有仅使用RDL的连接例子。画连接路径之前，需要先确定具体拓扑。[P1]

“键合就是整个封装。” 键合描述特定界面的连接，不能单独说明横向布线、对外连接或组装体的其他界面。一条完整路径可能同时包含多种结构。

自己追踪一条信号

画出两颗晶粒，在A上标出信号源电路，在B上标出目标电路。把每段导体及每个界面分开画，依次标出片上路径、出口焊盘、接合界面和晶粒间路径。只有当假想路径确实穿过硅时才加入TSV，并注明你假设的拓扑。

随后擦去其中一种结构，判断是否存在另一种可完成同样连接的拓扑。这个练习说明，封装术语清单不能代替一条物理上连续的连接路径。

可以在40nm CIS流程概览中定位片上金属互连模块、后续晶圆键合及背面处理。公开概览提供这些模块的位置关系，它不代表完整芯粒封装或HBM课程。制造流程全景则提供更大的制造背景。

来源

[T1] Plummer、Deal和Griffin，Silicon VLSI Technology，第11章，尤其是导体与金属层间介质的区别。ISBN 978-0130850379。

[P1] Davis和Olson，Scaling Interconnect Densities Meeting the Growing Demand for Chiplet Integration，IMAPS，2023。原始发表。仅用于具体连接拓扑的反例，不采用其中商业比较或预测规格。

[P2] Burkett等，Tutorial on forming through-silicon vias，Journal of Vacuum Science & Technology A 38，031202，2020。原始发表，摘要与引言。仅用于穿衬底连接及芯片间竖直布线，不采用制造参数。