7nm Fin凹陷机理：物理原理、集成工艺与Fin高度调控

在完整流程中的功能

在亚10纳米逻辑制造中，Fin凹陷刻蚀作为关键的尺寸设定步骤，将平面化的浅沟槽隔离（STI）介质表面转变为暴露的三维导电沟道鳍片。浅沟槽隔离通过在有源元件周围的硅衬底中开凿沟槽并回填二氧化硅等绝缘介质来实现有源区之间的电隔离 。在深硅沟槽刻蚀及后续的STI间隙填充之后，有源硅鳍片仍埋入在体介质氧化层下方。

Fin凹陷模块的主要功能是选择性地使沟槽氧化层相对于单晶硅鳍片侧壁后退，同时不破坏有源沟道几何形状或晶体质量。这种受控暴露确立了FinFET架构的有效导电沟道高度（$H_{fin}$）。由于三栅极结构的总有效沟道宽度定义为 $W_{eff} = 2 \times H_{fin} + W_{fin}$，凹陷刻蚀过程中的任何空间或动力学不均匀性都会直接影响驱动电流能力、阈值电压和短沟道控制。在完整的7nm FinFET工艺流背景下，该步骤被专门安排在高温阱形成和激活退火之后。在完成高热预算退火后再执行Fin凹陷，可避免已暴露的三维Fin结构承受高温热循环，从而防止杂质再分布和应力释放。

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| 上游：CMP后平坦化STI氧化层与已完成阱退火的掩埋硅Fin          |
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                              |
                              v
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| 7nm Fin凹陷刻蚀（选择性氧化层回刻）                         |
|  - 定时去除顶部介质氧化层                                   |
|  - 暴露单晶有源硅Fin侧壁                                    |
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                              |
                              v
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| 下游：暴露的三维沟道Fin（$H_{fin}$建立）                     |
|  - 准备进行PTS离子注入与HKMG RMG模块                        |
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上游输入状态与拓扑集成

在执行Fin凹陷之前，上游模块序列建立了关键的结构与材料状态：

• 地形平坦化：化学机械平坦化（CMP）提供抛光介质表面，使其与硅Fin顶部的保护硬掩模平齐或略高于硬掩模。宽隔离区上的残留碟形凹陷会在刻蚀起始前引入基线高度偏差。
• 沟槽表面准备：在沟槽尖锐边缘进行高温衬垫氧化处理可实现圆角化，从而减轻局部应力和不利的电导效应 [P3]。
• 介质致密化：通过流动化学气相沉积（FCVD）填充的沟槽氧化层在沉积后需经过水蒸气与热退火，将多孔薄膜转化为致密的硅氧烷晶格。狭窄Fin间隙内部残留的氮富集区或密度梯度会局部改变化学刻蚀速率。
• 热预算排序：阱掺杂注入与高温激活退火均在回刻STI氧化层之前完成。这种排序确保了基线Fin几何结构在峰值热处理期间保持结构稳定且处于未暴露状态。

物理与化学机制

Fin高度控制机制依赖于高选择性的湿法化学回刻或专门的干法气相/原子层刻蚀，在去除二氧化硅的同时保护单晶硅。

  平坦化STI状态                 凹陷后暴露的鳍片状态
  +---+   +-------+   +---+             +---+               +---+
  |   |   | 氧化物 |   |   |             |   |               |   |
  | Si|   | 填充   |   | Si|             | Si|   氧化物      | Si|
  |Fin|   |        |   |Fin|     ===>    |Fin|   凹陷        |鳍 |
  |   |---|--------|---|   |             |   |  +-----+      |   |
  |   |   |        |   |   |             |   |  | STI |      |   |
  +---+---+--------+---+---+             +---+--+-----+------+---+

化学溶解动力学

当使用包含HF与氟化铵（NH4F）缓冲剂的液相缓冲氢氟酸（BHF）时，氧化层去除通过二氟化物物种（HF2-）与硅氧烷（Si-O-Si）键反应生成可溶性氟硅酸盐来进行：

$$\text{HF} + \text{F}^- \rightleftharpoons \text{HF}_2^-$$

$$\text{SiO}_2 + 2\text{HF}_2^- + 2\text{H}^+ \rightarrow \text{SiF}_6^{2-} + 2\text{H}_2\text{O}$$

局部溶解速率取决于氧化物网络的致密化状态。存在未反应Si-N键或局部微孔的区域会表现出改变的化学反应动力学，因此充分的致密化退火对于全片Fin高度均匀性至关重要。

方向性与选择性权衡

工艺设计需要在方向性等离子体作用与化学选择性之间取得平衡，因为越偏向物理作用的刻蚀过程在获得方向性的同时，往往会牺牲材料选择性 [T1]。虽然等离子体辅助反应离子刻蚀（RIE）能提供各向异性轮廓控制，但对有源Fin侧壁的直接离子轰击会引入晶格位错与表面损伤，从而降低载流子迁移率。

因此，湿法化学凹陷或气相刻蚀因其对SiO2相对于晶体Si的高化学选择性而被广泛采用。该工艺并非依靠自动停止，而是需要精确的时间与浓度控制，以防止无意中的硅消耗并保护表面完整性。由于湿法化学刻蚀本质上是各向同性的，氧化层在垂直下降的同时，还会水平清除Fin侧壁上的残留自然氧化层。

宽高比相关传输

在狭窄的Fin间隙中，反应物扩散与反应产物的排出可能会受到质量传输的限制。致密阵列中的毛细效应可能导致微负载现象，即致密Fin区域的氧化层凹陷速率落后于孤立区域。通过调控化学浴流体力学与表面活性剂添加剂，可以有效缓解这些空间负载差异。

下游影响与失效传播

由于Fin凹陷刻蚀决定了垂直沟道高度，工艺偏差会直接传播至电学性能与良率：

+------------------------------------------------------------------------+
|                      鳍片凹陷工艺偏差                                   |
+------------------------------------------------------------------------+
                     /                                  \
                    /                                    \
                   v                                      v
     [ 过凹陷 / 过度暴露 ]                  [ 欠凹陷 / 暴露不足 ]
                   |                                      |
     +-------------+-------------+          +-------------+-------------+
     |                           |          |                           |
     v                           v          v                           v
 亚鳍片泄漏增加        栅极-衬底电容增加     有效沟道宽度减小        驱动电流(Ion)下降
 与PTS穿通              （Cg,sub）           （Weff）                与短沟道效应失配 

过凹陷与亚Fin寄生效应

如果刻蚀深度超出设计规范，氧化层底面会降至预期的防穿通（PTS）掺杂平面下方，从而暴露高掺杂的亚Fin区域：

• 亚Fin寄生导电：当沉积后栅极金属电极时，金属会包裹下方亚Fin区域。栅极对掺杂分布不佳区域的调制会增加关态漏电流（$I_{off}$）。
• 寄生电容增加：栅极金属向隔离沟槽内部更深的延伸会增加栅极至衬底的寄生电容（$C_{g,sub}$），降低电路开关速度。
• 高宽高比机械风险：过高过薄的硅Fin具有极高的结构宽高比，在冲洗干燥过程中极易发生Fin弯曲或图形塌陷。

欠凹陷与驱动电流损失

相反，氧化层去除不充分会使部分有源沟道掩埋在STI介质下方：

• 驱动电流降低：较低的 $H_{fin}$ 直接减小了 $W_{eff}$，导致饱和驱动电流（$I_{on}$）成比例下降。
• 阈值电压漂移：静电耦合改变会导致阈值电压（$V_t$）漂移，引起相邻逻辑单元之间的时序偏差。
• SRAM噪声容限失配：晶圆级别的Fin凹陷深度不均匀会引发局部驱动电流失衡，严重降低SRAM静态噪声容限。有关STI模块集成的更多细节，请参见7nm FinFET浅沟槽隔离工艺流。

走进真实步骤

要了解该操作在完整集成序列中的位置，请查阅逐步流程文档。

在交互式流程中打开STI步骤93

该步骤展示了介质湿法回刻将氧化层从有源沟道侧壁清除、从而确立致密与孤立晶体管区域目标Fin高度的物理转变。

相关学习路径

为进一步加深对亚10纳米逻辑模块的理解，可探索以下相邻集成主题：

• 自对准四重图形化（SAQP）：在隔离沟槽形成前用于生成高密度Fin阵列的间隔层沉积与回刻原理。
• FCVD氧化层致密化：将有机硅前驱体转化为高密度SiO2填充物的固化与水蒸气退火化学反应动力学。
• 后栅极（RMG）集成：在三维有源Fin上沉积功函数金属叠层以设定目标阈值电压的工艺。

未来展望

随着器件架构从FinFET向全环绕栅极（GAA）纳米片和互补FET（CFET）演进，传统的STI氧化层凹陷配合了各向同性牺牲层释放。在GAA流程中，选择性刻蚀SiGe牺牲层相对于硅纳米片可释放出悬空的沟道。

  传统FinFET凹陷               GAA纳米片选择性释放
     +---+        +---+                     +===+ 硅纳米片
     |   |        |   |                     ----- SiGe释放间隙
     | Si| 氧化物 | Si|                     +===+ 硅纳米片
     |   | 凹陷   |   |                     ----- SiGe释放间隙
  +--+---+--------+---+--+               +--+-------------------+--+
  |    衬底STI          |               |     衬底隔离         |
  +----------------------+               +--------------------------+

先进的干法原子层刻蚀（ALE）技术日益补充湿法化学工艺，可提供单原子层级别的刻蚀深度控制。结合光学临界尺寸（OCD）散射测量反馈，这些机制确保了多重图形化晶圆上Fin和纳米片高度的均匀性。