在完整流程中的角色
在40nm背照式（BSI）CMOS图像传感器工艺流中，第三通孔（V3）集成模块在第二层与第三层金属互连层之间占据着关键的层间连接位置。CMOS图像传感器架构要求由钉扎光电二极管（PPD）收集的光生信号，通过多层金属化叠层传输至外围读出电路，而V3模块正是该信号路径中必不可少的垂直导通结构之一。在此 40nm BSI CMOS图像传感器工艺流 阶段，器件已完成前段工艺（FEOL）晶体管以及前两层金属层的制造，这意味着所有像素晶体管——包括复位、源极跟随器和行选择器件——均已电激活，需要可靠的向上互连布线。
V3模块接收到的晶圆状态特征在于：具有经平坦化的第二层间介质（ILD）表面，并暴露出第二金属层焊盘结构。其需要向下游交付的则是完全成型的第三通孔图形，该图形建立低电阻的垂直电连接，并覆盖有第三金属层导体，为后续的 第三层间介质集成 做好准备。由于背照式图像传感器需翻转晶圆并减薄衬底背面，以便光线从衬底侧入射，因此正面互连叠层必须在所有背面工艺开始之前完成。这一顺序约束极大地提升了V3完整性的重要性：在BSI衬底减薄后，任何在此环节引入的缺陷都将无法纠正。
从器件物理角度来看，V3连接承载着对寄生电阻和电容极为敏感的模拟像素信号。CMOS图像传感器像素的转换增益根本上由浮置扩散（FD）节点的总电容决定，而通孔叠层贡献的互连寄生效应会直接增加该电容，从而降低信号幅度。因此，V3模块不仅仅是一个布线步骤——它是一个决定性能的集成节点，其图形转移、介质隔离和金属填充的质量共同决定了传感器能否达到目标灵敏度和动态范围。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
VIA 3 - Photo
在 40nm BSI CMOS Image Sensor 中，“40nm BSI CMOS Image Sensor via-three integration process flow”对应 V3 模块的第 196 步。
打开这一步，查看它在完整工艺流程中的原理、风险与 2.5D 截面演进。
进入状态与顺序逻辑
V3之前的集成依赖关系
在40nm BSI CMOS图像传感器流程中，V3模块是在第二金属层图形化和化学机械平坦化（CMP）完成后开始进入的。此时，V3通孔下方的ILD叠层必须提供足够的介电隔离，以防止相邻像素读出路径之间的串扰；同时，下方的第二金属层表面必须清洁且无氧化物，以便通过通孔形成欧姆接触。顺序逻辑要求，在此之前，光电二极管和晶体管区域的所有离子注入和激活退火步骤都必须已完成，因为与通孔形成相关的热循环——尽管相对温和——不得干扰先前已工程化的结轮廓。
一个关键的顺序考虑因素涉及钉扎光电二极管结构。PPD依赖于一个经精确工程化的p+表面层，该层钉扎表面电势并通过界面态抑制暗电流。任何PPD形成之后的高温工艺都可能因掺杂剂再分布而损害这种钉扎效应。V3模块位于后段工艺（BEOL）中，其热预算足够低，可以保持PPD轮廓；但集成工程师必须确保在V3序列内的介质沉积或金属退火步骤中，不发生意外的热冲击。
下游交付要求
V3完成后，流程继续进行第三金属层沉积和图形化，随后进行 第四金属层互连集成 。因此，V3通孔必须呈现出平坦、无空隙的金属表面，作为第三金属层导体的可靠着陆焊盘。在BSI图像传感器中，正面互连叠层还充当反射层，可将光子重新导向光电二极管区域，从而提高量子效率。这意味着V3模块的形貌和材料选择同时具有电学和光学方面的后果。
物理与化学机制
光刻图形转移
V3模块流程以介质沉积开始，随后是光刻图形化。在40nm BSI CMOS图像传感器节点中，常用氟化氪（KrF）光刻技术进行通孔层图形化，为其在该代工艺中所需的通孔尺寸提供足够的分辨率，同时保持成本效益。VIA 3 - 光刻 集成原理的核心在于将设计的通孔图形转移到光刻胶层中，该光刻胶层随后作为下方介质的刻蚀掩模。
光刻胶的曝光机制依赖于化学放大胶中固有的光致酸产生剂（PAG）化学反应。当KrF激光光子照射光刻胶时，PAG在曝光后烘烤过程中释放出酸性基团，催化性地去保护光刻胶聚合物。这种酸催化反应放大了化学转变，意味着每个光子会产生多个化学事件——因此得名“化学放大”。光刻胶的对比度曲线由这种放大化学过程驱动，决定了空间像转换为显影后光刻胶轮廓的保真度。
介质刻蚀化学
光刻胶图形化后，通孔被刻蚀到ILD中*（工程实践）*。刻蚀机制涉及碳氟等离子体，它将物理离子轰击与化学刻蚀相结合。定向离子通量增强了垂直刻蚀速率，同时用聚合物沉积钝化侧壁，从而产生各向异性的通孔轮廓。刻蚀必须在底层第二金属层表面干净地终止，避免过度溅射金属，否则会向通孔引入污染物并增加接触电阻。
在此过程中，介质与金属之间的刻蚀选择性由刻蚀副产物的化学挥发性决定。二氧化硅与氟自由基反应生成挥发性四氟化硅，而金属表面则形成挥发性较低的氟化物，这些氟化物作为自然的刻蚀停止层。这种化学选择性对于防止对底层互连的过刻蚀损伤至关重要。
通孔填充与金属化
通孔开口后，会沉积一层阻挡层——通常通过原子层沉积（ALD）或物理气相沉积（PVD）形成——覆盖通孔侧壁和底部，以防止金属扩散进入周围介质。阻挡层之后是种子层和体金属填充，通常根据金属化方案使用钨或铜。ALD机制涉及自限制表面反应，其中前驱体分子吸附在可用的表面位点上并发生反应，即便在高深宽比的通孔结构内也能产生保形覆盖。这种阻挡层的保形性至关重要，因为任何针孔或薄弱点都可能导致金属原子随时间推移扩散到ILD中，引起介质漏电的逐渐增加并最终导致层间短路。
CMP平坦化
V3模块的最后一步是使用CMP从晶圆表面去除多余的金属。CMP机制结合了来自旋转垫的机械研磨与来自抛光液的化学溶解*（工程实践）*。抛光液化学性质选择性地氧化金属表面，而研磨颗粒机械地去除氧化层。CMP中金属与介质之间的选择性决定了通孔表面金属凹陷或碟形缺陷的程度，这进而影响后续第三金属层界面的质量。
界面与故障传播
通孔-金属界面质量
V3通孔填充物与底层第二金属层焊盘之间的界面是主要的故障传播点。如果通孔刻蚀在第二金属层表面留下了原生氧化物或聚合物残留物，那么阻挡层和种子层将沉积在被污染的界面上，形成高电阻接触。这种升高的接触电阻会直接降低像素读出路径的信号完整性，增加读出噪声，并降低FD节点的有效转换增益。在BSI图像传感器中，由于光路与互连路径是分离的，这种电学退化不会被光学改进所掩盖——它直接表现为时间噪声增加和动态范围降低。
介质完整性与串扰
V3通孔周围的ILD必须保持高击穿强度和低漏电流，以防止相邻像素列之间的信号串扰。在40nm BSI CMOS图像传感器中，像素间距已足够缩小，使得通孔之间的间距变得紧密，因此通孔间漏电成为重大风险。如果阻挡层不保形，或者CMP在介质中引入微划痕，局部场强增强可能引发介质击穿，进而演变为永久性层间短路。这些短路可能无法在晶圆级检测到，但会在封装和最终测试后表现为坏像素或列缺陷。
热预算与PPD保持
如进入状态讨论中所述，V3模块的热处理必须保持在能保持钉扎光电二极管掺杂轮廓的预算之内。关于低热预算退火的研究表明，当采用替代能量耦合机制时，可以在不引起过度扩散的情况下实现注入损伤恢复和掺杂剂激活。该原理同样适用：V3模块内的任何热步骤——无论是用于介质致密化、阻挡层沉积还是金属退火——都必须评估其改变先前在流程中工程化的结轮廓的潜力。p+表面层更陡峭的掺杂梯度对于维持能够收集紫外光子的漂移电场至关重要，而该梯度的任何热展宽都将直接降低光谱响应。
背照式考量
在BSI图像传感器中，包括V3通孔在内的正面互连叠层在晶圆翻转后仍位于受光侧，但它处于与受光面相对的一侧。然而，整个正面叠层的机械完整性在背面减薄过程中面临挑战。减薄工艺去除体硅衬底以暴露光电二极管背面，所得结构依赖正面介质和金属叠层——包括V3通孔——来提供机械支撑。如果V3介质与相邻层粘附性差，或者通孔填充材料具有过大的残余应力，那么背面研磨和湿法刻蚀过程中的机械力可能导致分层或通孔脱出，致使传感器失效。
封装界面
BSI工艺后，传感器进入封装阶段，气密封装保护像素阵列免受湿气和污染。封装工艺可能涉及再分布层（RDL）和模塑料，它们与正面互连叠层发生机械相互作用。作为中间互连元件，V3通孔有助于叠层的整体机械刚度*（工程实践）。通孔拐角处的应力集中可能在封装可靠性测试的热循环过程中引发裂纹，并通过ILD扩展（工程实践）*。
实际模块流程演练
为了将这些原理植根于实际工艺序列中，工程师可以探索交互式的 第196步V3模块工艺流，该流程展示了在40nm第三通孔集成序列中光刻、刻蚀、阻挡层沉积、填充和平坦化步骤的确切顺序。
通览此流程，可以看到40nm第三通孔集成始于在已完成的第二金属层之上沉积ILD，随后通过KrF光刻定义通孔图形。光刻胶被显影并检查关键尺寸均匀性，之后各向异性介质刻蚀打开通孔直至第二金属层表面。刻蚀后残留物去除步骤清洁通孔底部，然后通过ALD沉积阻挡层并进行金属填充。最后，CMP去除多余的金属，留下与周围介质表面齐平的独立通孔插塞。
这些步骤中的每一步都以不容忽视的方式相互影响*（工程实践）。光刻剂量决定了通孔开口尺寸，这进而影响阻挡层和填充步骤必须适应的深宽比。更窄的通孔需要更具保形性的阻挡层沉积工艺，这反过来要求对ALD前驱体暴露和吹扫周期进行更严格的控制。CMP步骤必须针对所使用的特定金属和介质材料进行调整，其选择性决定了后续第三金属层沉积将遇到的最终金属凹陷高度（工程实践）*。
当考虑套刻精度时，VIA 3 - 光刻 集成原理变得尤为重要。V3通孔必须落在第二金属层焊盘上，而这些焊盘本身已与底层晶体管接触孔对准。V3层的套刻误差可能导致通孔部分偏离其焊盘，形成具有高电阻的不完整接触。在40nm BSI CMOS图像传感器中，由于像素读出路径对电阻变化敏感，即使是部分未对准也会在整个像素阵列中产生可测量的信号退化。
相关学习路径
研究V3模块的工程师还应探索相邻工艺模块，以构建对40nm BSI CMOS图像传感器互连架构的完整认识。 40nm BSI CMOS图像传感器工艺流概述 提供了顶层集成背景，展示了V3如何融入从前端到后端的完整序列。对于专注于介质集成的工程师， 第三层间介质集成工艺流 涵盖了紧接V3之后的ILD步骤。最后， 第四金属层互连集成工艺流 将学习路径向上延伸到金属化叠层，完整呈现了像素信号如何到达外围电路。
未来展望
CMOS图像传感器技术的不断发展对通孔级集成提出了新的要求。三维堆叠——其中像素阵列和读出电路在单独的晶圆上制造然后键合在一起——正变得越来越普遍。在堆叠式传感器架构中，传统通孔互连的角色可能部分被混合键合界面所取代，但垂直连接的基本原理——低电阻、高可靠性和寄生最小化——保持不变。
另一个新兴方向是使用替代退火技术来进一步降低BEOL工艺的热预算。微波退火通过介质损耗机制选择性地将能量耦合到有损伤的晶格区域，已显示出在不引起掺杂剂再分布的情况下实现注入损伤恢复的潜力。如果这些技术能够适用于BEOL介质和阻挡层工艺，它们将能在通孔集成过程中更严格地保持PPD轮廓。
最后，随着像素尺寸持续缩小以及像素间距与光学吸收长度之比减小，互连设计的光学后果变得更加显著。V3模块及其邻近的金属层可能越来越多地扮演双重角色——既是电互连又是光学反射器，需要将材料光学特性与传统电学和机械指标共同优化。这种光学与电气工程在通孔层面的融合，代表了一个前沿领域，要求半导体工艺工程师与器件物理学家比以往任何时候都更加紧密地合作。