40nm BSI CMOS图像传感器Via 3光刻：集成原理与器件物理

在完整流程中的角色

在40nm背照式（BSI）CMOS图像传感器（CIS）的后段工序（BEOL）制造流程中，Via 3光刻（VIA 3 - Photo）步骤是一个关键的图形定义模块。该光刻操作紧接在双介质叠层（ILD 3-2和ILD 3-1）沉积之后，用于选择性地定义垂直互连通孔的空间位置。在先进图像传感器中，CMOS技术利用标准半导体缩放优势在每个像素内实现了更高的功能集成度 [T2]。在该多层金属化方案中，Via 3建立了将下方Metal 3布线层连接至上方Metal 4层的垂直导电通道。

在此 40nm BSI CMOS图像传感器工艺流 阶段，前段工序（FEOL）器件——包括钉扎光电二极管（PPD）和像素晶体管（复位、传输、源极跟随器和行选择晶体管）——已完全成型，并由下层金属互连层覆盖。VIA 3 - Photo步骤建立了刻蚀高深宽比通孔所需的牺牲聚合物掩模。由于BSI图像传感器在BEOL处理后需要进行晶圆翻转、背面衬底减薄和光学钝化，正面每个通孔图形的结构保真度直接影响器件良率和长期机械可靠性。

从器件物理角度看，Via 3互连是读出信号路径的一部分。在CIS像素中，光电二极管收集的光生电子被传输到浮置扩散（FD）节点。通孔几何形状不当、对准偏差或介质损伤引发的寄生电容量增加会降低像素转换增益。因此，Via 3图形化必须维持严格的关键尺寸（CD）控制和精准套刻，以确保低接触电阻和低寄生电容耦合。

进入状态与顺序逻辑

V3之前的集成依赖关系

在进行Via 3光刻之前，晶圆表面状态由嵌入平坦化介质中的图案化Metal 3铜或铝导体组成，上方覆盖有刻蚀停止介质衬层（ILD 3-1，如碳氮化硅SiCN）和主层间介质（ILD 3-2，如二氧化硅或氟化氧化物）。ILD 3表面通过化学机械抛光（CMP）平坦化，为光学光刻提供平整的基准面。

集成顺序要求所有高热预算工序（如源/漏掺杂剂激活退火）必须在FEOL中完成。BEOL工艺在严格的热预算限制下运行，以防止金属线电迁移、相互扩散以及下层PPD中的掺杂剂再分布。PPD表面的p+钉扎层抑制了来源于界面态的暗电流。BEOL介质处理或曝光后烘烤期间任何未校准的热冲击都有可能展宽该浅p+轮廓，损害表面钉扎效应并增加暗噪声。

下游交付要求

VIA 3 - Photo交付一个已显影的光刻胶模板，该模板在指定的Metal 3落脚焊盘上方包含干净的通孔图形。该模板用作后续干法刻蚀步骤的刻蚀掩模，将图形转移至ILD 3-2氧化物和ILD 3-1介质衬层中。

图形转移和光刻胶剥离完成后，打开的通孔经历阻挡金属沉积、种子层形成和金属插塞填充，直接引向 第三层间介质集成 及后续的 第四金属层互连集成。垂直互连结构在多层互连网络中的不同金属化平面之间建立导电通路 [A1]。如果Via 3光刻发生图形失真、关键尺寸膨胀或套刻偏离，下游刻蚀步骤将放大这些误差，导致接触电阻升高、通孔未完全着陆或线间介质击穿。

物理与化学机制

光刻图形转移

VIA 3 - Photo工艺采用193-nm波长浸没式光刻（193i）或先进的干法193-nm光刻，以实现40nm节点所需的紧密间距和亚微米级分辨率。在正性化学放大光刻胶（CAR）下方涂覆底部抗反射涂层（BARC），以吸收来自下方金属层的反射光，消除驻波效应和衬底反射干扰。

在曝光过程中，193-nm波长的光子透过光掩模照射光刻胶。曝光区光刻胶中的光致酸产生剂（PAG）吸收光子能量并产生酸催化剂（H+）。在曝光后烘烤（PEB）期间，这些酸分子催化裂解聚合物粘合剂上的亲脂性保护基团，将疏水性聚合物链转化为亲水性羧酸基团：

R-COOR' + H+ -> R-COOH + R'' + H+

这种催化去保护反应显著增加了聚合物在碱性显影液（如四甲基氢氧化铵，TMAH）中的溶解度。曝光的光刻胶在显影过程中被选择性溶解，产生暴露下方ILD 3-2表面的垂直侧壁轮廓。

为了补偿小尺寸间距下的光学衍射效应，掩模版布局应用了光学邻近效应修正（OPC）。亚分辨率辅助图形（SRAF）和掩模偏置调整了空间像，确保晶圆表面的光强分布在孤立和密集阵列中均能产生具有均匀关键尺寸的圆孔。

介电层刻蚀化学与图形传递

光刻胶模板最终定型后，各向异性等离子体刻蚀将图形转移到介质叠层中。刻蚀在氟碳基化学体系（CF4、C4F8、Ar和O2）中进行。氟碳自由基与二氧化硅发生化学反应生成挥发性SiF4和CO2副产物，而加速的高能氩离子提供物理溅射动量以维持垂直侧壁各向异性。

刻蚀停止在ILD 3-1 SiCN盖层上，该盖层相对于主体氧化物具有化学选择性。随后通过第二阶段刻蚀清扫SiCN衬层，以暴露下方的Metal 3落脚焊盘，且不会过度溅射导电金属。

通孔金属化与平坦化

图形刻蚀完成后，通过氧等离子体灰化和专用溶剂清洗去除光刻胶和有机残留物。通过原子层沉积（ALD）或物理气相沉积（PVD）沉积保形扩散阻挡层（如Ti/TiN或Ta/TaN），以防止金属原子迁移进入周围的low-k或氧化物介质中。后续的金属化步骤取决于介电层与通孔的完整性，其中沉积与后处理参数决定了诸如应力、粘附性和电阻率等薄膜特性 [P2]。将金属填充物（钨或铜）沉积到通孔腔中，随后进行CMP平坦化以隔离独立的垂直通孔插塞。

界面与失效传递

通孔-金属界面质量

Via 3底部与下方Metal 3焊盘之间的物理界面决定了垂直接触电阻。如果Via 3光刻残留未显影的光刻胶浮渣，或者刻蚀后清洗未能清除氟碳聚合物残留物，界面处就会形成高电阻屏障。在像素阵列读出电路中，波动的接触电阻表现为列固定模式噪声（FPN）和信噪比（SNR）降低。

介质完整性与串扰

Via 3图形与下方Metal 3线条之间的套刻偏差缩小了着陆面积裕度。未完全着陆的通孔会迫使后续介质刻蚀穿透相邻的金属间介质区域。ILD的这种局部减薄增加了线间漏电流，并提高了相邻像素信号路径之间的寄生电容耦合，加剧了光学和电气串扰。

热预算与PPD保持

尽管BEOL光刻在室温下运行，但后续的PEB和介质固化步骤增加了晶圆的累积热暴露。过度的热暴露存在驱动PPD p-n结掺杂剂扩散的风险。在p+表面钉扎层保持陡峭的掺杂梯度对于维持收集光生电子的漂移电场至关重要；该结的热展宽会导致暗电流尖峰和量子效率下降。

背照式考量

在BSI架构中，完成所有BEOL层后，将晶圆键合到载体晶圆上并从背面减薄以暴露硅光电二极管阵列。研磨和化学机械抛光期间产生的机械力会在正面BEOL互连叠层上引入应力。在光刻定义的通孔界面处粘附力差或Via 3插塞内部存在结构空洞，可能在研磨应变下引发微裂纹或分层，从而破坏功能读出链。

封装界面

在最终封装期间，图像传感器芯片经历引线键合或硅通孔（TSV）集成，以及滤光片和微透镜阵列的装配。热循环期间诱发的热机械应力集中在多层金属化叠层内的机械界面处。尺寸合理且无缺陷的Via 3结构可缓解局部应力集中，防止封装可靠性测试期间发生介质开裂。

实际模块流程演练

若要查看此模块在实际工艺中的顺序，请探索交互式的 VIA 3 - Photo 步骤详情。

在物理工艺序列中，Via 3图形化始于在平坦化的ILD 3表面上旋转涂布底部抗反射涂层（BARC）和化学放大正性光刻胶。晶圆进入193-nm波长浸没式扫描光刻机，掩模对准标记将Via 3图形与下方的Metal 3对准标记进行精准对齐。曝光将空间像投射到光刻胶层上，产生局部的酸分布。曝光后烘烤完成聚合物去保护反应，随后进行显影液喷淋和冲洗以打开通孔图形。

检测设备在晶圆上测量关键尺寸均匀性（CDU）和套刻误差。如果套刻或CD指标超出严格的工艺窗口，可以在发生不可逆的介质刻蚀之前剥离光刻胶并进行返工。一旦通过验证，晶圆将送往各向异性等离子体刻蚀、衬层清扫、聚合物灰化、阻挡层/种子层沉积、金属填充和CMP平坦化。

相关学习路径

为了构建对图像传感器互连集成的全面理解，工程师应当探索以下互补模块：

• 40nm BSI CMOS图像传感器工艺流：涵盖从光电二极管形成到背面光学器件的整个制造序列概述。
• 40nm第三层间介质集成工艺流：详细分析Via 3光刻前ILD 3-1和ILD 3-2薄膜沉积、应力调节和平坦化。
• 40nm第四金属层互连集成工艺流：直接着陆在已完成Via 3插塞上的上层金属化层集成。

未来展望

随着CMOS图像传感器像素间距向亚微米尺寸缩小，传统的单次曝光193i Via 3光刻面临着由光学衍射带来的物理分辨率限制。先进节点越来越多地采用自对准通孔（SAV）方案或极紫外（EUV）光刻，以消除套刻误差裕度并在无需激进掩模偏置的情况下维持垂直通孔保真度。

此外，三维晶圆到晶圆混合键合架构正在将传统的BEOL信号布线功能转移到直接铜-铜介质界面。在这些堆叠式传感器设计中，Via 3图形化在管理层间电源分配和高速数字逻辑连接方面发挥着至关重要作用，同时将敏感的模拟像素信号与数字开关噪声隔离开来。