40nm背照式CMOS图像传感器第三层间介质集成：工艺流原理与器件物理

在完整流程中的角色

在40nm背照式CMOS图像传感器中，第三层间介质层（ILD3）模块在后段工艺（BEOL）互连堆栈中占据着举足轻重的地位。其上游工艺接收已经完成图案化的金属二层和通孔二层互连层——即第二层铜或铝金属化已经完成沉积、化学机械研磨（CMP）平坦化以及清洗。层间介质（IMD）是用于将上层互连导线彼此电气隔离的沉积介质层 [T1]。随后，ILD3模块必须沉积一系列介电薄膜，这些薄膜同时起到电气绝缘、铜扩散阻挡层、后续光刻的刻蚀停止层以及机械应力缓冲层的作用。

在下游工艺中，ILD3模块必须提供一个高度平坦化、无缺陷的介电表面，为金属三层沟槽和通孔三层的图案化做好准备。在40nm背照式CMOS图像传感器中，这一要求因独特的架构而更加严格：正面互连堆栈在衬底减薄后，从背面看必须起到反射器和串扰抑制结构的作用。背照式架构从衬底背面接收光学激发，以防止光子被正面互连栅极堆栈吸收 [T2]。介电堆栈的质量直接影响光学串扰、光生载流子的金属反射率，并最终影响量子效率。此外，由于40nm背照式CMOS图像传感器采用钉扎光电二极管（PPD）架构，任何能够穿透互连介电堆栈的可移动离子或工艺诱生电荷都可能改变光电二极管的表面电势，从而增加暗电流。因此，ILD3模块既是下一层金属层的结构平台，也是像素电光完整性的守护者。

ILD3模块在氢管理方面也起着关键作用。在先进的三维CMOS图像传感器制造中，多层介电薄膜与金属线路共同构成了一个氢扩散阻挡层，在成型气体退火过程中阻止氢到达像素有源区。因此，ILD3沉积集成原理必须考虑后续介电层和金属层将如何促进或阻碍对浅槽隔离（STI）、深槽隔离（DTI）和键合界面处界面态的氢钝化。

进入状态与工艺序列逻辑

ILD3模块的进入状态由更广泛的40nm背照式CMOS图像传感器工艺流程中第二层金属层的完成所界定。此时，晶圆表面呈现嵌入在先前ILD2介电层中、经CMP平坦化后顶部表面共面的暴露的金属二层导体。序列逻辑要求在介电沉积开始前，必须去除金属表面任何残留的铜浆料、颗粒污染物或原生氧化物，因为即使是痕量的金属污染也会扩散穿过后续的介电层，在像素光电二极管区域产生深能级陷阱。

ILD3模块的工艺流程通常遵循一个子层序列：首先，沉积一层薄的阻挡层或刻蚀停止层（通常是碳氮化硅，SiCN）；其次，沉积一层体介电填充层以达到所需的层间间距；第三，通过CMP平坦化使表面达到目标形貌；最后，进行光刻前清洗，去除残留浆料并为下一步光刻做好准备。SiCN层具有双重作用：它作为铜扩散阻挡层，防止金属迁移进入体介电层；同时，在后缘的金属三层沟槽图案化过程中，作为选择性刻蚀停止层。

工艺序列的编排受到若干集成依赖关系的制约。SiCN阻挡层必须在金属二层表面准备完毕后立即沉积，以防止铜氧化和环境污染物附着。随后进行的体介电层沉积必须能够无空隙、无接缝地填充金属二层特征之间的狭窄间隙，这需要仔细选择沉积技术——等离子体增强化学气相沉积（PECVD）、亚常压化学气相沉积（SACVD）或高密度等离子体化学气相沉积（HDPCVD）各自提供不同的间隙填充和应力特性。如果体介电层在导致过度拉伸或压缩应力的条件下沉积，累积的机械应力会向下传递穿过互连堆栈，引起介电层开裂、金属层剥离，甚至导致光电二极管结的位移。

至关重要的是，ILD3工艺序列还必须与40nm背照式CMOS图像传感器的总体热预算兼容。由于该传感器采用具有精心设计的掺杂分布（包括浓度梯度陡峭的高浓度p+表面层）的钉扎光电二极管，后段工艺中的任何高温步骤都可能导致掺杂剂再分布，从而降低光电二极管表面的电场分布。因此，ILD3沉积温度必须保持足够低，以保护前段工艺（FEOL）结的完整性，同时仍然能够沉积致密、高质量的介电薄膜。

物理与化学机理

介电沉积化学

ILD3介电层的主体通常是采用硅烷或正硅酸乙酯（TEOS）等前驱体，通过CVD技术沉积的二氧化硅（SiO₂）。在等离子体增强沉积中，前驱体分子被射频等离子体能量分解，产生活性自由基物种，这些物种吸附在晶圆表面并聚合形成Si-O-Si网络。聚合反应会释放出水作为副产物，必须通过热处理来去除，以使薄膜致密化并降低水分含量。不完全的致密化会使薄膜多孔并易受化学侵蚀，从而损害介电完整性并引入可移动离子污染。

对于HDPCVD沉积，其同时进行的沉积和溅射刻蚀机制提供了在窄特征中的优越间隙填充能力。来自高密度等离子体的离子轰击同时使生长中的薄膜致密化，并将材料从特征角落重新分布到间隙中，防止形成会导致空隙的悬垂结构。这种机制在40nm节点尤为重要，因为金属二层间距的缩小产生了窄而高深宽比的间隙，对传统沉积技术提出了挑战。

SiCN阻挡层物理特性

碳氮化硅（SiCN）被用作ILD3-1阻挡层，是因为其独特的性能组合。将碳掺入氮化硅基体会改变薄膜的键合结构，与纯氮化硅相比，降低了介电常数和内应力。从器件物理角度，SiCN是一种有效的铜扩散阻挡层，因为其致密的非晶网络限制了间隙铜的迁移。该层还起到选择性刻蚀停止层的作用：在金属三层沟槽刻蚀过程中，可以调整等离子体化学组成，选择性地刻蚀体氧化物而止步于SiCN表面，从而实现自对准深度控制。

在背照式传感器中，SiCN层也影响光路。由于正面金属化层可以作为反射层以提高量子效率，堆栈中每一层介电层（包括SiCN阻挡层）的折射率和厚度共同决定了光学堆栈的反射率。优化不佳的SiCN层会产生意外的干涉效应，降低传感器光谱响应感兴趣波长的金属反射率。

平坦化机理

ILD3介电层的CMP平坦化依赖于化学溶解和机械研磨的协同作用。浆料化学物质通过水合反应选择性地软化氧化物表面，而浆料中的研磨颗粒则机械地去除软化材料。在化学机械研磨过程中，监控抛光盘电机电流可以实时追踪钨和层间介质抛光步骤中的剪切力变化 [P3]。抛光垫的相对运动产生压力分布，优先从高地形区域去除材料，推动表面趋向全局平坦化。平坦化的质量直接影响后续刻蚀的金属三层沟槽的深度均匀性——非平坦性转化为整个晶圆上沟槽深度的变化，可能导致层间短路或断路。

应力与氢扩散相互作用

ILD3堆栈的机械应力状态具有深远的影响。介电层中的拉伸应力会使其开裂，而压缩应力会导致晶圆翘曲和后续光刻步骤中的对准偏差。更微妙的是，Si/SiO₂界面处的应力状态会影响界面态密度（Dit），这些界面态充当产生-复合中心。在40nm背照式CMOS图像传感器中，STI和DTI界面处升高的Dit直接增加暗电流和白色像素缺陷。ILD3介电堆栈作为像素区域上方多层介电薄膜序列的一部分，会阻碍氢在成型气体退火过程中扩散到达这些界面。这种氢扩散阻挡效应意味着界面态钝化必须通过晶圆级工程来解决——例如，通过将氢嵌入外延层内的烃类分子离子注入——而不是仅仅依赖沉积后退火。

界面与失效传播

金属-介电界面

金属二层导体与ILD3-1 SiCN阻挡层之间的界面是一个关键的可靠性节点。此界面附着性差会导致在后缘的热循环或CMP加工过程中发生剥离。SiCN阻挡层必须在金属表面上形成连续、无针孔的薄膜；任何不连续性都会为铜扩散进入体介电层提供路径，这可能产生相邻金属线之间的漏电路径，最坏情况下会污染像素有源区。铜污染在CMOS图像传感器中尤其危险，因为铜在硅中是一种快速扩散的间隙杂质，会引入深能级陷阱，增加暗电流并降低电荷转移效率。

介电-介电界面

SiCN阻挡层与体氧化物填充层之间的界面也必须具有机械和化学上的稳健性。在CMP过程中，抛光浆料可能渗透到结合薄弱的界面并导致剥离。此外，如果在ILD3-1沉积和体氧化物沉积步骤之间，SiCN表面暴露在环境大气中，水分吸收和原生氧化会产生受污染的界面，降低附着性和介电强度。原位或连续沉积策略通过最小化暴露窗口来减轻这种风险。

下游光学影响

在背照式CMOS图像传感器中，正面互连介电堆栈不仅仅是一种电气绝缘体——它是光路的一部分。在背面减薄后，入射光穿过减薄的硅衬底，到达光电二极管，任何未被吸收的光子将继续进入正面介电层和金属堆栈。该堆栈的反射率决定了有多少光子被反射回光电二极管以供第二次吸收机会。ILD3介电层的折射率，结合SiCN阻挡层的光学特性，构成了一个多层干涉结构。如果介电堆栈未经过光学优化，特定波长处的相消干涉会降低反射率并减少量子效率，特别是在近红外（NIR）区域，因为那里硅的吸收很弱，光子可能穿过整个外延层厚度。

应力诱导暗电流

从ILD3堆栈传递到下方硅衬底的机械应力会使STI和DTI边缘附近产生晶格畸变，从而增强了这些界面处的产生-复合电流。这种机制对于小尺寸像素的40nm背照式CMOS图像传感器尤其相关，因为DTI隔离与光电二极管非常接近。权衡的方向很明确：更硬、更致密的介电薄膜提供更好的间隙填充和阻挡性能，但会将更多应力传递给硅，可能增加暗电流。相反，更软、应力更低的薄膜会减少机械影响，但可能损害阻挡层完整性和间隙填充能力。

累积热预算效应

ILD3模块中的每个沉积和退火步骤都会增加前段工艺结构所承受的累积热预算。在40nm背照式CMOS图像传感器中，钉扎光电二极管的掺杂分布——包括高浓度p+表面层和在p+/n结处特意降低的掺杂浓度——必须在所有后段工艺中保持不变。过度的热暴露会使这些精心设计的结展宽，削弱能够实现高效紫外载流子收集的表面漂移电场，并可能增加结处的产生-复合暗电流。因此，ILD3模块的热贡献必须与为金属三层及后续互连层分配的剩余后段工艺热预算相平衡。

实际操作模块

要观察40nm背照式CMOS图像传感器流程中实际的ILD3集成步骤，您可以在交互式流程中打开ILD3步骤193。此步骤代表进入ILD3沉积序列的入口点，此时晶圆已完成金属二层和通孔二层的加工，并准备进行第一个ILD3子层沉积。

实际操作模块根据工艺拓扑结构定性推进如下：

步骤1 — 步骤193：ILD 3-1 Deposition：模块序列始于在已清洗并平坦化的金属二层表面上共形沉积极薄的SiCN介电阻挡层。SiCN薄膜提供连续的铜扩散阻挡，并在下游图案化中用作选择性刻蚀停止层。

步骤2 — 步骤194：ILD 3-2 Deposition：阻挡层形成后，利用PECVD或HDPCVD等CVD技术沉积体氧化物介电填充层（SiO₂）。该层填充金属导体之间的间隙，并提供电气绝缘所需的主要层间介电间距。

步骤3 — 步骤195：Pre Litho Cleaning：体介电层沉积和CMP平坦化完成后，进行光刻前清洗以去除研磨颗粒、化学残留物和表面污染物。该清洗步骤为高分辨率金属三层沟槽光刻准备平坦的介电表面。

40nm背照式CMOS图像传感器金属三层互连集成工艺流程紧随其后，在ILD3介电层中刻蚀沟槽并沉积金属三层导体。40nm背照式CMOS图像传感器通孔三层集成工艺流程进一步扩展了互连堆栈。

相关学习路径

研究ILD3模块的工程师应将其与40nm背照式CMOS图像传感器工艺架构中的几个相邻主题联系起来：

• 总体的40nm背照式CMOS图像传感器工艺流程提供了完整的模块背景，展示了ILD3如何嵌入前段工艺像素形成、背面减薄以及彩色滤光片/微透镜制造步骤之间。
• 下游的40nm背照式CMOS图像传感器金属三层互连集成工艺流程直接使用ILD3的输出，并揭示了沟槽刻蚀深度控制如何依赖于ILD3-1沉积过程中确立的SiCN刻蚀停止层质量。
• 40nm背照式CMOS图像传感器通孔三层集成工艺流程进一步扩展了互连线链条，其中通孔刻蚀选择性依赖于相同的ILD3介电特性。

除了具体的40nm节点，工程师还应探索ILD集成原理如何随像素尺寸缩减而缩放、三层堆叠CIS架构如何引入额外的介电键合界面挑战，以及晶圆级吸杂和氢钝化策略如何与后段工艺介电堆栈相互作用以控制暗电流和白色像素缺陷。支撑整个传感器运作的钉扎光电二极管物理提供了理解介电质量在图像传感器制造中为何如此重要的基础器件物理知识。

未来展望

CMOS图像传感器向更小像素、更高动态范围和三维堆叠的演进正在推动ILD集成领域的几个新兴趋势。首先，在后段工艺堆栈中采用低介电常数材料正受到关注，以减少互连层之间的寄生电容，从而提高信号读取速度并降低功耗。然而，低-k材料通常表现出更高的孔隙率和更低的机械强度，这与在40nm节点已经具有挑战性的间隙填充和应力管理要求相矛盾。

其次，三层堆叠CIS架构在键合面引入了新的介电界面挑战。像素阵列上方的介电堆栈必须与混合键合表面兼容，需要超低表面粗糙度和受控的介电层厚度，以确保可靠的Cu-Cu直接键合。这可能推动采用具有更严格终点控制的化学机械平坦化，或引入专门与键合兼容的介电盖帽层。

第三，多层后段工艺介电堆栈中已识别的氢扩散阻挡问题正在激发对替代钝化策略的研究。将吸杂位点和氢源嵌入外延层本身的烃类分子离子注入外延晶圆是一个有前景的方向，但它们与逐渐降低的热预算的兼容性仍然是一个悬而未决的问题。随着后段工艺介电堆栈因更多金属层而变得更加复杂，将氢输送到像素有源界面的挑战将会加剧。

最后，随着背照式传感器向更宽的光谱响应范围（扩展到紫外和近红外区域）发展，正面介电堆栈中每一层的光学特性都成为了传感器设计空间的一部分。ILD3模块，连同其SiCN阻挡层和体氧化物层，可能需要被共同优化为一个光学干涉结构，而非仅仅被视为一种电气绝缘体。介电集成中光学与电气工程的这种融合，代表了CMOS图像传感器工艺开发中最具智力挑战性的前沿领域之一。