在完整流程中的角色
在40nm背照式（BSI）互补金属氧化物半导体（CMOS）图像传感器中，侧壁间隔层（SWS）模块位于栅极堆叠完成与源/漏注入之间的关键位置 。上游，该模块接收已图案化的栅电极（位于栅介质之上），且轻掺杂漏极（LDD）区域已在栅极边缘附近完成注入 。下游，该模块必须在栅极侧壁形成共形介质间隔层，这些间隔层将作为高掺杂源/漏区的自对准注入掩膜 。若间隔层形成不当，后续的高剂量注入会直接穿透到栅极下方，破坏精心设计的LDD轮廓并削弱短沟道抑制能力 。
在更广泛的40nm BSI CMOS图像传感器工艺流程背景下，SWS模块在后续金属硅化物工艺中还充当栅电极与源/漏区之间的电隔离屏障 。在BSI图像传感器中，像素晶体管必须维持极低的暗电流和随机电报噪声，这对由间隔层定义的结边缘的质量和轮廓提出了严格要求 。因此，间隔层同时决定了有效沟道长度、结深梯度以及栅-源/漏泄漏路径——这三个参数直接影响了最终图像传感器器件的量子效率和读出噪声 。
SWS模块工艺流程还必须考虑BSI传感器的独特架构，在此架构中，硅衬底最终将从背面减薄，以使光线能够穿过硅外延层到达光电二极管 。在间隔层沉积和刻蚀过程中引入的任何晶体损伤或应力，都可能在后续热循环中传播，并在像素阵列中表现为暗电流缺陷 。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
SWS (Pad Oxide) Deposition
在 40nm BSI CMOS Image Sensor 中，“40nm BSI CMOS Image Sensor sidewall spacer integration process flow”对应 SWS 模块的第 88 步。
打开这一步，查看它在完整工艺流程中的原理、风险与 2.5D 截面演进。
进入状态与序列逻辑
上游依赖条件
在进入侧壁间隔层集成序列时，晶圆已完成浅沟槽隔离（STI）形成、阱注入、栅介质生长、栅电极沉积与图案化以及LDD注入 。栅极堆叠必须已完全图案化，具有洁净、近乎垂直的侧壁，因为任何栅极侧壁的粗糙度或聚合物残留物都将在间隔层轮廓中被复制或放大 。LDD注入已设定了轻掺杂延伸区；这些区域必须在间隔层形成步骤中保持完整且不受干扰，因为它们定义了抑制热载流子注入的渐变结 。
40nm BSI CMOS图像传感器栅极堆叠集成工艺流程直接决定了SWS模块的进入条件 。若存在栅极硬掩膜，则会增加形貌复杂度，因为间隔层电介质不仅需要顺应多晶硅栅极侧壁，还必须顺应硬掩膜边缘 。硬掩膜层的存在与否因此改变了SWS沉积步骤的共形性要求 。
下游交付要求
在间隔层形成之后，紧接的下游环节是源/漏注入模块 （工程实践）。间隔层必须提供足够的掩蔽能力，以阻止高能、高剂量的掺杂离子到达栅极正下方的沟道区域 。间隔层的宽度决定了LDD区与重掺杂源/漏区之间的横向偏移量——这一偏移量是控制串联电阻与短沟道效应权衡的主要杠杆 。
在40nm BSI CMOS图像传感器中，后续流程继续包括源/漏激活退火、金属硅化物形成、前金属电介质（PMD）沉积以及接触孔形成 。间隔层材料必须能承受激活退火的热预算而不退化，并且必须抵抗金属硅化物形成过程，使得金属硅化物仅在暴露的源/漏和栅极表面上形成，而不是在间隔层自身上形成 。对于40nm BSI CMOS图像传感器 NMOS源/漏与浮动扩散集成，间隔层轮廓直接影响浮动扩散节点电容，该电容是像素读出路径中转换增益的一个关键参数 。
物理与化学机理
共形沉积物理机制
SWS（垫层氧化物）沉积集成原理基于在栅极形貌上的共形薄膜沉积 。垫层氧化物层，通常为二氧化硅（SiO₂）或氧化物与氮化硅（Si₃N₄）的复合层，采用化学气相沉积（CVD）技术进行沉积 。该沉积的共形性取决于气相中前驱体分子的平均自由程、吸附物种在表面的迁移长度以及前驱体在衬底表面的粘附系数 。
在低压CVD中，前驱体分子经历气相碰撞，使其到达晶圆表面的方向随机化，从而在垂直栅极侧壁上产生近乎共形的覆盖 。原子层沉积（ALD）通过自限制表面反应提供了更优异的共形性，在每个前驱体脉冲被吹扫之前，每个脉冲都会使可用的表面位点饱和 。在SWS模块中选择CVD还是ALD，涉及沉积速率与台阶覆盖均匀性和薄膜密度的权衡 。
垫层氧化物具有双重机械和电学目的：在机械方面，它作为硅衬底与任何覆盖氮化物层之间的应变缓冲层，防止在硅晶格中产生应力诱发的缺陷 ；在电学方面，它提供了比单独氮化物更低的界面陷阱密度的介质势垒，这对于维持图像传感器像素中的低暗电流至关重要 。
各向异性回刻蚀化学机制
在共形沉积之后，通过全面的各向异性回刻蚀形成间隔层，该工艺去除水平表面上的沉积薄膜，同时保留垂直侧壁上的薄膜 。刻蚀化学机制必须实现对下方栅极材料和暴露的硅衬底的高选择性 。对于SiO₂间隔层，通常采用基于氟的等离子体化学工艺，如CHF₃/CF₄/Ar，其中刻蚀过程通过离子增强的化学反应进行 。
其基本机理是化学活性中性自由基与定向加速离子的协同作用 。氟中性自由基吸附在氧化物表面并形成挥发性副产物四氟化硅（SiF₄），而垂直加速的离子则增强了水平表面（离子通量最大处）的反应速率 。在垂直侧壁上，由于穿过等离子体鞘层的离子的角度分布，离子通量最小，因此薄膜得以保留——这种方向性各向异性是间隔层形成的物理起源 。
对于Si₃N₄间隔层的刻蚀，要实现相对于SiO₂和晶体硅的选择性，需要精密的化学工程 。一种方法是在碳氟化合物/氧等离子体中引入含硅添加剂，以在氧化物和硅表面沉积一层保护性的氟氧化硅层，而含氮的氮化物表面则形成挥发性副产物，从而防止钝化层堆积 。这种沉积-刻蚀竞争机制实现了高选择性，但需要对气体比例和离子能量进行精确控制 。
间隔层宽度确定
最终形成的间隔层宽度主要由共形沉积薄膜的厚度决定，因为回刻蚀后留下的电介质圆角宽度近似于沉积厚度 。这种关系意味着间隔层宽度由沉积参数设定，而非光刻图案化，从而能够形成小于光刻分辨率极限的特征 。这种间隔层的自对准特性正是其在40nm等先进技术节点中极具价值的原因 。
界面与失效传播
栅极-间隔层界面
栅电极侧壁与间隔层电介质之间的界面是一个关键可靠性边界 。如果栅极侧壁残留有来自栅极图案化的聚合物，则间隔层将无法良好附着，可能导致在后续热循环或湿法清洗步骤中发生间隔层分层 （工程实践）。反之，如果栅极侧壁过刻蚀，间隔层可能会包裹在栅极底部，形成非预期的延伸，从而增加寄生重叠电容 。
在40nm BSI CMOS图像传感器中，过大的栅-源/漏重叠电容会直接降低像素读出速度，并增加浮动扩散节点电容，从而降低转换增益 。因此，集成逻辑要求精确控制栅极刻蚀终点，以留下洁净、垂直的侧壁用于间隔层沉积 。
间隔层-衬底界面
间隔层基底位于LDD区域的硅衬底上 。在各向异性回刻蚀过程中，刻蚀不得显著凹蚀暴露的硅或STI氧化物 。硅凹蚀会引入晶体损伤，可能作为产生-复合中心，在图像传感器像素中表现为暗电流升高和白像素缺陷 。STI氧化物凹蚀会改变后续接触孔形成的形貌，并可能损害隔离完整性 。
在BSI传感器中，刻蚀选择性的挑战更为复杂，因为像素架构通常包含具有不同几何形状和相邻注入区域的传输栅极和复位栅极 。SWS模块必须在像素中所有类型的晶体管上产生均匀的间隔层轮廓——否则，整个阵列的暗电流和阈值电压分布将会展宽 。
热稳定性界面
在间隔层形成之后，晶圆将经历用于源/漏注入的高温激活退火 。间隔层材料必须在此热处理过程中保持其结构和介电完整性 。Si₃N₄间隔层具有优异的热稳定性，但比SiO₂间隔层引入更高的机械应力 。在BSI传感器中，由于衬底之后会被减薄至几微米，来自间隔层的残余应力会导致晶圆翘曲，从而影响后续的背面减薄和彩色滤光片阵列对准 。
失效模式传播
如果间隔层过窄，源/漏注入会侵蚀沟道，导致短沟道效应，如阈值电压滚降和亚阈值泄漏增加 。在图像传感器像素中，这表现为暗电流增加和动态范围降低 （工程实践）。如果间隔层过宽，LDD区域的串联电阻会增加，降低晶体管驱动电流，减慢像素读出速度——这对于决定像素读出带宽的源跟随器晶体管尤其成问题 。
间隔层底脚效应（间隔层轮廓底部增厚）会产生非预期的横向延伸，从而移动有效的源/漏结边缘并增加重叠电容 。间隔层底切效应（回刻蚀在底部比顶部去除更多材料）会削弱机械支撑，并可能在后续工艺中导致间隔层坍塌 （工程实践）。
实践模块走查
要了解这些原理如何在实际的40nm BSI CMOS图像传感器工艺中体现，您可以在交互式流程中打开SWS步骤88 。此步骤代表了更广泛模块序列中的SWS（垫层氧化物）沉积，并展示了上文讨论的共形沉积原理在实际中的应用 。
在此流程阶段，栅极堆叠已被图案化且LDD注入已完成 （工程实践）。垫层氧化物沉积步骤建立了将形成间隔层基础的第一个电介质层 。集成工程师必须验证沉积是否在栅极侧壁上实现了所需的台阶覆盖，而没有在栅极拐角处形成空隙或缝隙，因为这些缺陷会通过回刻蚀传播，并在像素阵列中产生不均匀的间隔层宽度 。
交互式流程还揭示了垫层氧化物沉积与后续氮化物沉积及回刻蚀步骤之间的顺序关系 。在许多40nm BSI CMOS图像传感器集成方案中，采用复合间隔层结构，其中垫层氧化物提供应变缓冲和界面质量，而覆盖的氮化物层则提供机械刚性和注入掩蔽能力 。SWS模块工艺流程必须协调这些层，使得最终刻蚀出的间隔层轮廓笔直、无底脚或底切，并且在像素中的所有晶体管变体上具有一致的宽度 。
相关学习路径
研究SWS模块的工程师将从理解其上下游关系中受益 （工程实践）。40nm BSI CMOS图像传感器工艺流程文章提供了完整的集成背景，展示了SWS模块如何适配于隔离、栅极堆叠、注入和金属化模块之间 。对于那些关注间隔层从上游接收什么的人，40nm BSI CMOS图像传感器栅极堆叠集成工艺流程文章详细说明了栅极图案化质量如何直接决定间隔层轮廓质量 。
在下游方面，40nm BSI CMOS图像传感器 NMOS源/漏与浮动扩散集成文章解释了由间隔层定义的结几何形状如何影响浮动扩散电容和复位晶体管性能——这两者对于像素级信噪比都至关重要 。这些文章共同围绕传输栅极和像素读出晶体管集成链形成了一个连贯的知识群组 。
未来展望
随着CMOS图像传感器超越40nm持续微缩，SWS模块面临若干新挑战 。首先，向三维像素架构的过渡——例如堆叠式图像传感器，其中像素阵列和信号处理电路分别在不同的晶圆上制造并进行键合——引入了新的形貌，传统间隔层形成方法可能无法直接转移 。在垂直或接近垂直的沟道结构上的间隔层，需要具有更高共形性和选择性的沉积与刻蚀工艺 。
其次，追求更小像素间距的趋势将间隔层宽度推向沉积物种的平均自由程范围，这对连续沉积模型的假设提出了挑战 。在这些尺寸下，原子层沉积（ALD）变得更具吸引力，但其较低的沉积速率必须与整个大直径晶圆上的阵列级均匀性需求相权衡 。
第三，正在探索具有较低介电常数的新型间隔层材料，以减少微缩像素中的寄生电容 。诸如氧碳氮化硅（SiOCN）或硼碳氮化硅（SiBCN）之类的材料提供了比Si₃N₄更低的介电常数，但它们在图像传感器背景下的刻蚀选择性、热稳定性和界面质量仍是活跃的研究领域 。集成工程师必须评估电容的降低是否值得增加额外的工艺复杂度和潜在可靠性风险 。
最后，BSI减薄工艺本身对SWS模块施加了一个反向约束：必须对间隔层堆叠中积累的任何应力进行管理，使其不会引起晶圆弯曲或晶体缺陷，这些缺陷可能只有在衬底被减薄到最终厚度后才会显现出来 。这种前段间隔层集成与背面减薄之间的跨模块交互作用，是BSI图像传感器技术的独特特性，并且随着像素阵列向更高分辨率和更小间距扩展，将变得越来越重要 。