40nm背照式CMOS图像传感器栅极堆叠集成：工艺流程原理与器件物理

在完整流程中的作用

在40纳米背照式（BSI）互补金属氧化物半导体（CMOS）图像传感器工艺中，栅极堆叠模块位于前段器件成型与后续自对准注入步骤之间的关键节点。上游，该模块接收已完成浅沟槽隔离（STI）、阱注入和栅介质层的晶圆。栅氧化层——或双栅氧化层（当不同器件类型需要多种氧化层厚度时）——必须在多晶硅沉积开始前处于最终配置状态。

栅极（GATE）模块工艺流程必须提供图案化、掺杂且功能正常的栅电极层，以满足多个下游用途。首先，栅极堆叠作为自对准源漏离子注入的掩膜，其物理边缘定义了像素阵列和外围逻辑电路中每个晶体管的沟道区域。其次，栅电极建立了决定每种器件类型阈值电压的功函数——包括像素中的传输管、复位管、源极跟随器和行选晶体管，以及外围的所有逻辑晶体管。第三，在40纳米BSI CMOS图像传感器的特定背景下，栅极堆叠必须与像素操作核心的钉扎光电二极管（PPD）和浮置扩散（FD）结构共存。

栅极堆叠质量与图像传感器性能之间的关系是直接且多方面的。例如，传输管必须形成一个势垒，在积分期间完全隔离光电二极管电荷，同时在读出期间允许完整、无拖尾的电荷转移。复位管必须提供可靠的开关键控以复位FD节点。源极跟随器栅极必须提供稳定的阈值电压和足够的增益。所有这些要求都追溯到栅极堆栈的形成方式——其掺杂分布、界面质量和尺寸精度。

有关该模块如何融入完整40纳米BSI CMOS图像传感器工艺流程的更多概述，请参阅工艺流程集成原理文章。

初始状态与顺序逻辑

上游依赖关系

当栅极堆叠模块开始时，晶圆已经经过几个关键的上游阶段。STI成型定义了有源区与隔离区。阱注入为N型和P型沟道建立了衬底掺杂分布。阈值电压调整注入可能已通过栅氧化层或牺牲氧化层进行，以微调沟道掺杂。如果采用双栅氧化层集成方案，则已定义并图案化了厚氧化层和薄氧化层区域，栅介质表面已准备好进行立即的多晶硅沉积。

40纳米BSI CMOS图像传感器中的一个关键集成原则是离子注入步骤和激活退火相对于栅极堆叠形成的谨慎排序。具有表面P+钉扎层和下方N型收集区的钉扎光电二极管，其特定的掺杂分布在空间和热学上与栅极堆叠相互作用。FD区域的电容直接决定转换增益，其注入策略可能被有意修改以减少与栅极的寄生交叠电容。

顺序原理

栅极堆叠在栅氧化层之后沉积，因为在氧化层生长后的任何高温氧化处理都可能降低SiO2/Si界面质量或不可控地改变氧化层厚度。多晶硅沉积通常通过使用硅烷化学品的低压化学气相沉积（LPCVD）进行，该过程在能够保持下方栅介质完整性的温度下进行。一旦多晶硅层就位，可以对其进行掺杂——在沉积过程中原位掺杂或通过后续离子注入——然后进行图案化以定义栅电极。

40纳米栅极堆叠集成序列还必须考虑后续步骤将施加的热预算。源漏注入、侧墙形成和激活退火都会使栅极堆叠经历额外的热循环。多晶硅的晶粒结构、掺杂剂激活以及栅极内的掺杂剂再分布必须在这些下游热处理过程中保持稳定。在CIS背景下，激活退火同时影响像素区和逻辑区，这意味着注入步骤及其热条件的顺序必须精心定制，以优化整体器件性能。

物理与化学机制

多晶硅沉积化学

40纳米BSI CMOS图像传感器栅极堆叠中的多晶硅沉积过程依赖于硅烷（SiH4）在晶圆表面的热分解。硅烷的热分解产生硅沉积，并以H2作为副产物 [T1]。根据沉积温度和压力的不同，硅原子在栅氧化层表面成核并生长为非晶或多晶薄膜，其晶界和晶粒尺寸由热动力学决定。

较小晶粒的薄膜更容易进行掩膜和刻蚀，从而获得平滑且均匀的边缘 [T1]。后续的热处理——无论是来自有意退火还是来自下游的激活步骤——都会促进晶粒生长和结晶。晶粒结构直接影响掺杂剂分布，因为晶界是掺杂剂原子的快速扩散路径。

掺杂与功函数工程

掺砷（As）多晶硅沉积集成原理的核心在于，砷作为施主杂质，将多晶硅的费米能级移向导带。当重掺杂至简并态时，N型多晶硅的有效功函数大约等于硅的电子亲和势。该功函数通过平带电压项直接进入阈值电压方程，使得栅极掺杂类型和浓度成为阈值控制的主要手段。

相反，掺硼（B）的P型多晶硅将费米能级定位在价带附近，产生更大的有效功函数。在CMOS图像传感器中，可能需要N型和P型多晶硅栅极：NMOS器件（传输管、复位管、行选管）使用N型栅极，外围逻辑中的PMOS器件使用P型栅极。用于N型栅极的掺砷多晶硅沉积必须达到简并掺杂水平，以最小化栅极耗尽效应并确保功函数保持稳定。

掺杂可以通过原位掺杂或沉积后离子注入实现。原位掺杂在沉积多晶硅时引入掺杂剂，实现整个薄膜厚度的均匀掺杂，并消除了单独注入步骤的需要。沉积后离子注入在多晶硅薄膜形成后注入掺杂剂，产生需要后续退火步骤再分布的分布。尽管可以通过增加多晶硅栅电极中的掺杂浓度来降低Cp，但高掺杂浓度会导致掺杂剂穿透栅氧化层并引发阈值电压（Vt）不稳定问题 [P2]。

界面物理

栅极堆叠底部的SiO2/Si界面是器件性能的关键决定因素。氧化层中的界面态和固定电荷会改变表面电势并引入产生-复合中心。在图像传感器像素中，这些界面效应直接导致暗电流和随机电报噪声（RTN）。钉扎光电二极管结构通过重掺杂P+层钉扎表面电势，从而屏蔽主要收集区免受界面态影响。

对于栅极堆叠本身，界面质量决定了阈值电压稳定性和亚阈值摆幅。栅氧化层中的固定电荷会移动平带电压，而界面态捕获电荷并在偏置应力下导致阈值电压迟滞。多晶硅沉积过程不得引入会降低此敏感界面质量的污染物或等离子体损伤。

界面与失效传播

栅极堆叠到源/漏界面

图案化的栅电极定义了用于源漏形成的自对准注入区域。栅极堆叠的任何尺寸变化——无论是来自光刻、刻蚀偏差还是栅极边缘粗糙度——都会直接转化为沟道长度变化，并因此导致像素阵列上的阈值电压变化。在CMOS图像传感器中，阈值电压非均匀性表现为固定模式噪声（FPN）和增益非均匀性，两者都会降低图像质量。

在栅极堆叠形成之后进行的侧壁侧墙集成工艺流关键依赖于栅极边缘轮廓。如果栅极侧壁不垂直且不光滑，侧墙的形成将变得不均匀，导致源漏延伸区深度不一致和短沟道效应抑制能力下降。

掺杂权衡

更高的多晶硅掺杂会降低栅极薄层电阻，这对于最小化同时用作局部互联的栅极线的RC延迟是可取的。然而，过高的掺杂会带来结构风险。首先，如果NMOS栅极中的N型掺杂剂浓度缺乏管控，则可能加剧来自相邻PMOS栅极或沟道注入的硼穿透，从而移动阈值电压。第二，重掺杂增加了掺杂剂在激活退火期间通过薄氧化层扩散进入沟道的概率。

当两种栅极类型均由相同的初始多晶硅层形成时，还必须管理N型和P型栅极掺杂之间的权衡。在PMOS和NMOS栅极最初共享多晶硅层的工艺中，反掺杂剂量必须精确控制，以便净载流子浓度能够实现预期的功函数。

对图像传感器性能的下游影响

在40纳米BSI CMOS图像传感器中，栅极堆叠与FD区域的交叠电容直接影响转换增益。先进CIS设计采用的一种策略是省略或修改FD节点处的轻掺杂漏（LDD）注入，以减小栅极交叠电容，从而降低总FD节点电容并增加输入参考转换增益。

暗电流是可追溯至栅极堆叠质量的另一种失效模式。如果传输管附近的栅氧化层界面含有高密度的界面态，这些态的热产生会贡献像素的暗电流。尽管钉扎光电二极管钉扎了光电二极管表面，但传输管边缘——即PPD与传输沟道的交界处——对电场集中和陷阱辅助热产生依然敏感。

实际操作模块

要探索实际的栅极堆叠集成序列，步骤79（As掺杂多晶硅沉积）建立了导电多晶硅层，随后是步骤80（多晶硅退火）进行掺杂剂激活，步骤81（光刻前清洗），步骤82（栅极形成 - 光刻）进行光刻胶图形化，步骤83（多晶硅 - 刻蚀）以定义栅极边缘，以及步骤84（去胶与清洗）完成堆叠定义。

您可以在交互式流程中打开栅极步骤79来检查此基线沉积步骤。在此模块序列的当前节点：

1. 步骤79（As掺杂多晶硅沉积）： 硅烷LPCVD沉积硅薄膜，同时合并砷掺杂剂以建立导电体功函数和低薄层电阻。
2. 步骤80（多晶硅退火）： 热处理激活已引入的掺杂剂，并使整个多晶硅层的晶粒结构均匀化。
3. 步骤81（光刻前清洗）： 表面处理在涂覆光刻胶之前去除有机污染物和颗粒。
4. 步骤82（栅极形成 - 光刻）： 光刻将光刻胶图形化，勾勒出传输管、复位管、源极跟随器、行选管和外围逻辑晶体管的栅极长度。
5. 步骤83（多晶硅 - 刻蚀）： 各向异性等离子体刻蚀将光刻胶图形转移到多晶硅层中，并选择性地停留在下方的栅氧化层上。
6. 步骤84（去胶与清洗）： 氧等离子体去胶与湿法清洗剥离剩余的光刻胶及刻蚀后聚合物残留物，同时不损伤有源区。

理解这些顺序依赖关系对于诊断跨越多个前段（FEOL）模块的良率限制问题至关重要。

相关学习路径

对于希望全面了解40纳米BSI CMOS图像传感器工艺的工程师和学生，以下几个相关主题提供了必要的背景信息：

• 40纳米BSI CMOS图像传感器工艺流概述提供了栅极堆叠模块所属的顶层集成架构。
• 双栅氧化层集成工艺流描述了紧接的前一模块，其中在多晶硅沉积之前形成栅介质层。
• 侧壁侧墙集成工艺流涵盖了栅极堆叠完成后的模块，其中在栅极侧壁上构建侧墙结构以实现自对准源漏注入。

这些模块共同构成了图像传感器中像素和外围电路晶体管特性的前段工艺（FEOL）核心序列。

未来展望

随着CMOS图像传感器技术超越40纳米节点，几个趋势正在重塑栅极堆叠集成。三维晶圆堆叠技术（其中像素阵列和信号处理电路在不同晶圆上制造并键合在一起）引入了对热预算和互联拓扑的新约束。

功函数工程持续发展，高k金属栅极（HKMG）后栅（gate-last）方案在先进逻辑节点中取代了传统多晶硅。在CIS应用中，功函数调谐对于平衡像素界面处的低暗电流与读出逻辑中的高驱动电流依然至关重要。虽然传统多晶硅栅极堆叠在40nm BSI节点中仍占主导地位，但支配栅极功函数和界面陷阱缓解的物理原理在所有传感器世代中始终是基础性的。