40nm BSI CMOS图像传感器双栅氧集成工艺流程：原理、机制与集成逻辑

在整个流程中的角色

40nm BSI CMOS图像传感器的双栅氧化层（DGOX）集成模块在整体前段工艺（FEOL）流程中占据着核心地位。它充当了有源区定义（浅槽隔离与阱注入建立像素及外围器件衬底）与后续栅极堆叠结构形成之间的桥梁。该模块的主要功能是在同一硅晶圆上形成两种不同的热栅氧化层厚度：一种是针对较高工作电压的像素传输（TX）、复位（RST）和选择（SEL）晶体管进行优化的较厚热氧化层；另一种则是针对高速、低电压外围逻辑晶体管定制的较薄热氧化层。

在40nm背照式（BSI）传感器中，像素操作要求电荷从钉扎光电二极管（PPD）完全传输到浮动扩散（FD）节点。要在不发生介质击穿或过大栅极漏电的前提下实现完全电荷传输，需要比标准核心逻辑更高的工作电压。相反，外围读出电路需要较薄的栅介质层，以最大化跨导、开关速度和能量效率。DGOX模块确保这两类器件能够在单个芯片上共存，而不会损害任何一类器件的可靠性或静电学特性。

来自隔离和阱注入工序的晶圆表面覆盖有一层在离子注入期间保护有源硅的牺牲氧化层或屏蔽氧化层。DGOX模块将这种受损介质替换为清洁、高度均匀的热氧化层。在下游工艺中，晶圆直接进入 40nm BSI CMOS 图像传感器栅极堆叠集成工艺流程 进行多晶硅栅电极沉积。在DGOX期间建立的界面态密度（D_it）、固定氧化层电荷（Q_f）和厚度均匀性，直接为整个 40nm BSI CMOS 图像传感器工艺流程 中的暗电流、转换增益、图像延迟和读出时序设定了基线。

进入状态与流程逻辑

上游依赖关系

在进入DGOX模块之前，晶圆已完成浅槽隔离（STI）刻蚀、槽沟氧化物填充、化学机械平坦化（CMP）、深P阱形成和阈值调整注入。在这些步骤中，离子注入在近表面硅晶格中引入了位移损伤。表面现有的牺牲氧化层虽吸收了注入粒子，但也积累了严重的晶体损伤、嵌入杂质和光刻胶残留物。牺牲氧化集成原理要求在最终栅氧化层生长之前彻底清除该受损表面氧化层。

模块工艺拓扑结构

DGOX模块内的操作序列遵循基于硬掩模的双氧化集成方案：

1. 牺牲氧化 (Step 69)：通过受控热氧化生长均匀的SiO₂层，消耗近表面硅缺陷位点。
2. 牺牲氧化层剥离 (Step 70)：稀氢氟酸（HF）湿法刻蚀剥离牺牲氧化层，暴露出原子级清洁的晶体硅表面。
3. 薄栅氧化层生长 (Step 71)：高质量热氧化在所有有源区形成基线薄栅氧化层。
4. 氮化物硬掩模沉积 (Step 72)：化学气相沉积（CVD）在薄栅氧化层上覆盖一层保护性Si₃N₄硬掩模。
5. 光刻前清洗 (Step 73)：表面准备，在涂覆光刻胶前去除颗粒和化学污染。
6. 厚栅氧化层光刻 (Step 74)：光刻定义需要较厚栅氧化层的像素阵列区域。
7. 氮化物硬掩模刻蚀 (Step 75)：选择性/各向异性刻蚀打开像素区上的Si₃N₄硬掩模窗口，同时保持外围区域受保护。
8. 去胶与清洗 (Step 76)：氧等离子体去胶与湿法化学清洗剥离光刻胶及有机残留物。
9. 厚栅氧化层生长 (Step 77)：热氧化在未掩蔽的像素有源区生长额外的氧化层，建立较厚栅介质层剖面。
10. 氮化物硬掩模剥离 (Step 78)：选择性湿法刻蚀剥离外围薄氧化层区域残留的Si₃N₄硬掩模。

在这个特定的工艺拓扑结构中，先生长薄栅氧化层（步骤71）并由氮化物硬掩模保护（步骤72），随后通过光刻和硬掩模刻蚀暴露像素区域（步骤74–75），以便在剥离硬掩模（步骤78）之前进行后续的厚栅氧化层热生长（步骤77）。

物理与化学机制

牺牲氧化层去除与表面准备

牺牲氧化层的去除依赖于使用氢氟酸（HF）溶液的湿法刻蚀。HF与二氧化硅反应打破Si–O键并生成可溶性氟硅酸物种：

SiO₂ + 6 HF -> H₂SiF₆ + 2 H₂O

由于湿法刻蚀是各向同性的，刻蚀时间必须严格控制，以防止STI槽沟边缘隔离氧化物的过度钻刻。氧化层去除后，标准RCA清洗步骤（SC1和SC2）用于去除有机颗粒和微量金属杂质。Si–SiO₂界面处的金属污染物（如铁、铜或镍）会在硅带隙中形成深能级产生-复合中心，导致最终传感器中严重的暗电流尖峰和白点缺陷。

热氧化动力学与硬掩模保护

硅的热氧化通过氧物种扩散通过不断生长的介质基质并在下层的Si–SiO₂界面处发生反应来实现。根据Deal-Grove模型，随着氧化的进行，氧化动力学从线性阶段开始并逐渐转变为抛物线阶段 [T1]。在线性阶段，氧化受硅表面的化学反应速率支配；随着氧化层加厚，过程转变为抛物线阶段，此时氧化剂通过现有薄膜的扩散成为限速步骤。

在步骤77期间，沉积的Si₃N₄硬掩模充当阻挡分子氧和水蒸气的致密扩散屏障。当热氧化在像素有源区暴露的硅上迅速推进时，氮化物硬掩模下方的外围硅保持受保护状态，维持其预先建立的薄栅氧化层厚度。

界面物理与MOS能带弯曲

像素晶体管和外围晶体管的静电特性均由MOS能带弯曲和阈值电压关系支配。平带电压V_fb表示表面能带弯曲为零时的栅极偏置：

V_fb = ψ_g - ψ_s - Q_f / C_ox - Q_it / C_ox

其中ψ_g为栅电极功函数，ψ_s为半导体功函数，Q_f为固定氧化层电荷，Q_it为界面陷阱电荷，C_ox为单位面积栅氧化层电容。总栅极电压平衡由下式给出：

V_g - V_fb = φ_s + V_ox

其中φ_s为表面势，V_ox为跨氧化层的电压降。

在像素传输晶体管中，控制Q_it和表面势φ_s至关重要。由于传输的信号电荷在埋沟道结构中远离表面，因此具有更高的迁移率、由界面陷阱引起的电荷损失更小以及用于电荷传输的更高边缘电场的优势 。最小化界面陷阱可防止电荷从PPD传输到FD过程中的载流子捕获，从而抑制图像延迟。

接口与失效传播

形貌过渡与应力集中

厚栅氧化层像素区与薄栅氧化层外围逻辑区之间的边界在表面形貌上形成了一个物理台阶。如果该氧化层台阶过于陡峭，后续保形多晶硅的沉积可能导致台阶边缘处的局部应力集中或变薄。在各向异性多晶硅栅极刻蚀期间，台阶形貌可能引发残渣（stringer）形成或局部过度刻蚀，从而增加栅极对衬底介质击穿的风险。

暗电流与白点产生

光电二极管或传输栅极边界内Si–SiO₂界面的任何退化都会直接降低传感器的图像质量。高界面陷阱密度（D_it）会在暗光条件下加速电子-空穴对的热产生。被PPD势阱收集的产生电子表现为基线暗流或暗电流散粒噪声。异常高的局部缺陷簇则会产生亮白点，损害动态范围和低光照性能。

栅氧化层厚度不均匀性与V_t失配

热氧化炉温度、气体流动动力学或晶圆间距的变化会导致跨晶圆栅氧化层厚度不均匀。由于栅极电容C_ox与氧化层厚度成反比，厚度变化会直接改变晶体管阈值电压V_t和跨导g_m：

ΔV_t ≈ - (Q_dep / C_ox) (Δt_ox / t_ox)

在像素阵列中，传输栅极V_t失配会导致像素间电荷传输效率差异，表现为固定模式噪声（FPN）。在外围电路中，薄氧化层V_t变化会引发时序抖动和列模数转换器（ADC）的非线性。

BSI工艺中的不可逆性

前段栅氧化层质量无法在后续的后段或背面工艺中进行修复。FEOL完成后，晶圆将经历多层互连形成、晶圆键合（40nm BSI CMOS 图像传感器传感器与逻辑晶圆键合工艺流程）、背面硅减薄和光学滤光片集成。DGOX期间引入的任何潜在栅氧化层缺陷、界面陷阱或金属杂质都将永久嵌入在有源器件层中。

实际模块操作

要了解这些原理如何在具体的制造序列中运行，请在交互式流程中探索 牺牲氧化步骤 69。该步骤标志着有源区和隔离图形化之后双栅氧化层模块的正式开始。

DGOX模块直接与 40nm BSI CMOS 图像传感器像素及外围 NMOS 集成工艺流程 相互作用。双氧化层厚度为像素NMOS器件（优先考虑低暗电流和完全电荷传输）和外围NMOS器件（优先考虑高速和低寄生电容）设定了截然不同的沟道静电学特性。

相关学习路径

希望掌握40nm图像传感器制造的工程师应深入学习以下相关主题：

• 整体工艺架构：阅读 40nm BSI CMOS 图像传感器工艺流程，将DGOX置于隔离/阱模块与后段金属化之间进行整体理解。
• 下游栅电极图形化：学习 40nm BSI CMOS 图像传感器栅极堆叠集成工艺流程，分析双氧化层形貌上的多晶硅沉积、栅极光刻、侧墙形成及源/漏注入。
• 器件级协同优化：参考 40nm BSI CMOS 图像传感器像素及外围 NMOS 集成工艺流程，获取关于像素与外围晶体管阈值工程及沟道输运的详细信息。

未来展望

随着BSI图像传感器技术向40nm以下及亚微米像素间距演进，DGOX集成面临着不断发展的技术需求：

1. 亚纳米级厚度控制：像素尺寸的缩小要求极其严格的热氧化控制，以最小化多兆像素阵列上的阈值电压离散度。
2. 混合介质堆叠：未来节点可能会采用混合栅堆叠，像素传输栅保持热SiO₂以维持低界面陷阱密度，而外围逻辑引入高k介质（如HfO₂）和金属栅，以在降低的电源电压下抑制栅极漏电。
3. 邻近吸杂兼容性：与先进吸杂技术（如碳/碳氢化合物共注入）相关的降低的热预算要求DGOX氧化步骤在最小化热预算的同时，仍能生长出致密、高质量的SiO₂薄膜。
4. 3D堆叠架构：单片和混合晶圆键合允许逻辑读出电路在针对先进逻辑节点优化的单独晶圆上制造，这有可能简化单晶圆DGOX工艺，同时在晶圆间热键合期间对介质稳定性提出新的标准。