40nm背照式CMOS图像传感器NMOS源漏极与浮动扩散集成：工艺流程原理与器件物理

在整体流程中的角色

40nm背照式（BSI）互补金属氧化物半导体（CMOS）图像传感器代表了一代产品，其像素缩放要求将NMOS源漏（S/D）和浮动扩散（FD）的形成视为紧密耦合的集成模块，而非独立的注入步骤。该模块位于整个40nm BSI CMOS图像传感器工艺流程的关键节点：它接收已完成栅极堆叠形成和侧墙间隔层定义的晶圆，并且必须交付一个具有完整n型扩散节点的像素区域，这些节点既充当电荷转换节点，也充当源跟随器（SF）晶体管漏极。

该模块的上游输入是前段工艺（FEOL）结构，包含已在硅衬底上图形化的钉扎光电二极管（PPD）、传输栅（TG）、复位栅（RG）和SF栅极。隔离架构——通常是浅槽隔离（STI）或双隔离方案——已就位，间隔层模块已定义了栅极侧墙，这些侧墙将在此后约束S/D注入的横向范围。该模块必须向下游交付的是一组电学功能良好、低电容的FD节点以及正确掺杂的NMOS S/D区域，使得四晶体管（4T）像素读出链能够以高转换增益（CG）、低暗电流和最小电荷转移效率损失运行。

从系统层面来看，NSDFD模块工艺流程必须同时满足两个相互竞争的目标。首先，外围逻辑电路中的NMOS S/D区域需要常规的轻掺杂漏（LDD）工程以抑制热载流子注入并维持可靠的晶体管工作。在外围逻辑NMOS晶体管中，轻掺杂漏（LDD）结构会在NMOS器件的漏极与沟道之间形成N+N-P阶梯掺杂分布，从而降低高电场并缓解热载流子退化 [T1]。其次，像素阵列中的FD节点则需要相反的处理：FD区域有意省略LDD注入，以减少栅极重叠电容，从而提升转换增益。这种二分法——逻辑晶体管的常规LDD工艺与像素的无LDD FD工艺——正是该模块定义性的集成挑战所在。

入口状态与序列逻辑

集成依赖关系与排序约束

当晶圆进入NMOS S/D和FD集成模块时，几个关键结构已经就位。TG、RG和SF晶体管的多晶硅栅极已使用氟化氪（KrF）光刻技术沉积并图形化，该技术为该代产品提供了适当的分辨率，同时平衡了成本与工艺成熟度。沿栅极边缘已形成侧墙间隔层，创建了栅极重叠区域与S/D延伸区域之间的物理边界。

40nm NMOS源漏和浮动扩散集成的序列逻辑遵循一个基本约束：所有注入步骤之后的热激活退火必须以协调方式进行，以便光电二极管、FD和S/D区域的掺杂分布同时得到优化。由于热扩散会影响所有先前注入的掺杂剂，因此离子注入步骤的顺序以及随后的热处理必须仔细排列。如果FD注入在流程中执行过早，后续的高温步骤可能会扩展结区并增加寄生电容；如果执行过晚，激活可能不充分，导致高薄层电阻和不良的电荷电压转换。

FD集成为何先于或交织于S/D形成

FD区域扮演双重角色：它既是复位晶体管的漏极，也是SF晶体管的感测节点。在4T像素中，FD接收来自PPD通过TG转移的光生电荷，并将其转换为由SF读取的电压信号。浮动扩散光刻与掺杂的集成原理规定，FD节点的总电容通过关系式CG = q / C_FD直接决定转换增益，其中q是基本电荷，C_FD是总浮动扩散电容。因此，FD的形成必须与S/D模块集成，以便最小化FD注入在相邻栅极下的横向扩散，并使结区面积保持在光刻设计规则允许的最小值。

在40nm BSI CMOS图像传感器中，光刻步骤定义了一个足够厚的光刻胶掩模，以在深层S/D掺杂期间完全阻挡高能加速离子，防止PMOS区域发生意外补偿掺杂，同时暴露出NMOS源漏和像素浮动扩散区域。关键集成决策在于是否为FD区域包含或排除LDD注入步骤。包含LDD注入会在SF和RG栅极边缘下形成缓变结，降低电场峰值并抑制热载流子效应——这对外围逻辑是期望的。然而，在像素FD区域，LDD注入会增加栅极重叠电容和PN结电容，这两者都会降低转换增益。因此，集成流程必须在LDD注入步骤期间掩蔽像素FD区域，同时允许逻辑晶体管中进行该步骤。

物理与化学机制

离子注入与结形成物理

NMOS S/D和FD集成的基本机制是离子注入后接热激活退火。在离子注入过程中，掺杂剂离子——对于NMOS的n型S/D和FD区域通常是砷或磷——被加速射入硅衬底，并根据其动能和硅晶格的阻止能力停在特定深度。注入后的分布是一个具有投影射程和离散度的统计分布，由于离子位于间隙位置或造成晶格损伤，初始时电学上是非活性的。

注入期间，硅表面通常存在一层薄薄的屏蔽氧化物。这层非晶层有两个目的：它使入射离子轨迹随机化，以最小化沿晶面的沟道效应，并防止来自注入机环境的表面污染。沟道效应在单晶硅中尤其成问题，因为沿着开放的晶体学方向注入的离子会穿透到比预期深得多的深度，产生不可控的结分布，从而降低器件性能。

随后的热处理——激活退火——通过使掺杂剂迁移到替代晶格格点位置并修复注入引起的晶格损伤，来电学激活注入的掺杂剂。退火过程中掺杂剂的扩散受浓度依赖扩散机制的支配，其中高局部掺杂剂浓度增强点缺陷浓度并加速扩散。这意味着，如果退火条件管理得当，有意保持浅且轻掺杂的FD注入将比重掺杂的S/D注入经历更少的扩散展宽。

FD节点的电容工程

总FD电容C_FD是三个寄生电容分量的组合：PN结电容、栅极重叠电容（包括直接重叠和边缘或边角电容）以及金属互连电容。其中，在正确设计的像素中，栅极重叠电容和PN结电容是主要贡献者。

PN结电容源于n型FD扩散区与周围p型阱之间边界处的耗尽区。该电容取决于结面积、结深以及结两侧的掺杂浓度。更浅、更低浓度的FD扩散会减小结面积并展宽耗尽区，这两者都降低结电容。

栅极重叠电容源于FD扩散区与相邻栅极电极——SF栅极和RG栅极——之间的物理重叠。这种重叠的存在是因为FD注入在激活退火过程中不可避免地会横向扩散到栅极边缘下方。当存在LDD注入时，它会将轻掺杂区域进一步延伸到栅极下方，增加重叠面积和相关电容。通过在FD区域省略LDD注入，FD扩散在栅极下方的横向延伸减少，直接降低了栅极重叠电容。

边缘或边角电容——一种与耦合FD扩散区和栅极电极之间、围绕栅极周边的电力线相关的三维效应——随着FD尺寸的缩小而变得日益显著。在先进节点，未能完整捕获这些三维效应的仿真模型会低估C_FD，导致预测的转换增益与实际测量值之间存在差异。

表面钝化与暗电流抑制

在BSI CMOS图像传感器中，钉扎光电二极管结构使用重掺杂的p+表面层来钉扎表面电势并抑制Si-SiO2界面处的暗电流产生。表面的高空穴浓度使界面态缺乏电子，阻止它们充当产生-复合中心。这个p+钉扎层必须与同一像素区域内的FD和S/D扩散区共存，这意味着集成流程必须确保钉扎注入不会反掺杂FD区域，反之亦然。

应用于整个器件的激活退火因此必须平衡p+钉扎层、n型FD和S/D注入以及p阱注入的激活。由于所有这些注入都在一次热处理中激活，工艺顺序和注入条件必须联合优化，以避免不希望的掺杂剂相互扩散。

接口与失效传播

转换增益与满阱容量之间的权衡

FD集成中最基本的权衡是在转换增益和满阱容量（FWC）之间。较小的FD电容能提高转换增益，改善弱光检测的信噪比并实现光子计数级别的灵敏度。然而，较小的电容也意味着FD节点在较低的电荷水平下饱和，减少了可存储的最大信号，从而限制了动态范围。

先进的CIS设计通过采用横向溢出积分电容（LOFIC）结构来应对这一权衡，该结构在强光照条件下选择性地将一个附加电容耦合到FD节点。LOFIC提供了一条非线性电容路径：在弱光条件下，仅有小的固有FD电容起作用，提供高转换增益；在强光条件下，LOFIC电容被接入，扩展了满阱容量。将LOFIC与FD和S/D模块集成需要精心的版图和注入设计，以确保溢出路径不引入寄生泄漏或干扰复位操作。

暗电流与白点失效模式

暗电流是CMOS图像传感器中一种持续的失效模式，并且对FD和S/D区域周围的工艺细节高度敏感。暗电流产生的薄弱环节通常是传输栅的边缘，那里的Si-SiO2界面态和表面下的缺陷可以产生载流子，这些载流子被收集在存储阱中。TG-FD边界周围的三维掺杂分布必须精心设计，以确保在最小化缺陷产生的同时，不存在显著的势垒阻碍完全电荷转移。

存储阱中更高的掺杂浓度会增加满阱容量，但也会增加电场强度，这会提高平均暗电流水平并增加白点像素（具有异常高暗电流的离群像素）的数量。随着40nm代像素尺寸的缩小，可接受的FWC与可接受的暗电流之间的余量变窄，使得FD和S/D掺杂分布设计日益关键。

电荷转移效率损失与图像残影

从PPD到FD的不完全电荷转移——称为图像残影——是另一种直接受FD集成影响的失效模式。如果FD掺杂分布在TG-FD边界处产生一个势垒，光生电子将无法被完全转移，残留的电荷会在下一帧中表现为残影。FD注入必须设计为使得从PPD穿过TG到FD的电势分布单调递减，确保在所有工作条件下完全电荷转移。

TG下方一个指向从PPD到FD方向的小内建电场，有助于驱动光生电荷和暗电流都朝向FD，而不是返回存储阱。这种电场工程是通过相对掺杂浓度和PPD、TG沟道及FD区域的结深来实现的，所有这些都在S/D和FD集成模块过程中确立。

工艺变化与像素间失配

在40nm节点，FD区域占据非常小的物理面积，使其极易受到工艺变化的影响。注入剂量、注入角度、退火均匀性和光刻对准的变化都会导致像素间FD电容的失配，这在图像中表现为固定模式噪声（FPN）。这些变化的统计分布决定了具有极端暗电流或增益偏差的离群像素的百分比。由于在此尺度下FD电容主要由三维边缘效应决定，即使是FD横向尺寸或结分布的微小变化也会导致转换增益产生显著的像素间差异。

实际模块操作

交互式工艺流程提供了NMOS S/D和FD集成如何在40nm BSI CMOS图像传感器制造序列中执行的逐步演练。流程中的每一步代表光刻、注入或热处理操作，这些操作共同构建了像素和外围晶体管区域。要探索该模块的确切序列和依赖关系，请打开交互式流程中的 NMOS S/D, FD IIP - Photo 步骤。

此步骤说明了流程中n型FD和NMOS S/D注入被定义的点，展示了掩蔽层如何将像素FD区域与逻辑晶体管S/D区域分开。前后步骤揭示了热预算约束以及其与间隔层和接触模块的相互依赖关系。通过遍历交互式流程，工程师可以可视化40nm NMOS源漏和浮动扩散集成如何融入更广泛的工艺架构，以及每个决策——例如在FD中是包含还是省略LDD注入——如何传播到后续步骤。

要更广泛地理解整个集成架构，40nm BSI CMOS图像传感器工艺流程提供了完整的逐模块分解。此外，40nm BSI CMOS图像传感器侧墙间隔层集成工艺流程描述了定义控制S/D和FD注入横向范围物理边界的上游模块。

相关学习路径

相邻模块：N型浮动扩散形成

n型FD形成是S/D集成流程中最直接相关的子模块。虽然S/D注入服务于外围逻辑和SF晶体管，但FD注入是像素特有的，需要专门的掩蔽和掺杂优化。40nm BSI CMOS图像传感器N型浮动扩散集成工艺流程深入探讨了FD节点的具体物理和工艺决策，包括结深、掺杂浓度和电容降低之间的权衡。

上游模块：侧墙间隔层集成

侧墙间隔层模块是S/D和FD集成的直接上游依赖。间隔层定义了栅极边缘与S/D注入区域之间的横向偏移，这直接控制着FD节点的栅极重叠电容。理解间隔层的形成对于理解为何FD电容对LDD注入决策如此敏感至关重要——没有间隔层，LDD区域和重掺杂S/D区域之间的区别就不存在，栅极重叠电容也将无法控制。

下游模块：接触与金属化

在S/D和FD注入被激活之后，下一个关键的集成步骤是硅化物形成（或像素区域的硅化物阻挡）以及接触形成。硅化物通常在像素区域被阻挡，以防止增加的结泄漏并保持浅的FD结。接触模块必须随后在不引入额外寄生电容或泄漏路径的情况下，连接到FD、S/D和栅极区域。FD掺杂分布与接触电阻之间的相互作用是图像传感器下游良率和性能的关键考量。

未来展望

随着CMOS图像传感器持续向更小像素间距和更高分辨率发展，FD和S/D集成面临着若干新兴挑战。三维（3D）堆叠——其中像素阵列和信号处理电路在单独的晶圆上制造然后键合在一起——正被越来越多地采用，以解耦像素优化与逻辑优化。在3D堆叠架构中，FD节点可能通过混合键合界面在像素晶圆和电路晶圆之间共享，从根本上改变了电容预算和集成流程。

全耗尽绝缘体上硅（FDSOI）衬底代表了另一个新兴方向。通过在晶体管沟道下方引入埋氧层（BOX），FDSOI结构将像素晶体管沟道与光电二极管区域完全隔离，消除了结泄漏路径，并使光敏区域能够延伸到晶体管下方。这种架构可能通过消除对复杂隔离结构的需求来简化FD集成，但它在衬底成本和工艺兼容性方面引入了新的挑战。

最后，对可计数光子灵敏度的追求——输入参考噪声必须降低到亚电子水平——将继续推动FD电容的降低。随着FD尺寸接近三维边缘效应占主导的量级，将需要新的建模方法和测量技术来准确预测和控制C_FD。先进工艺技术、3D集成和超低噪声读出设计的融合将定义下一代BSI CMOS图像传感器的发展。