40nm背照式CMOS图像传感器第四层介质层集成：工艺流程原理与器件物理

在完整流程中的角色

在40nm背照式（BSI）互补金属氧化物半导体（CMOS）图像传感器（CIS）中，第四层内层介电层（ILD4）模块作为后段工艺（BEOL）互连堆叠中第三金属层（M3）与第四金属层（M4）之间的介电隔离桥梁。上游，该模块接收一个已完成化学机械抛光（CMP）平坦化的M3互连层，金属线嵌入在第三层内层介电层（ILD3）中。ILD4模块必须提供一个平滑、无空洞、电学性能稳健的介电平台，为随后的第四通孔（V4）图形化和M4大马士革金属化做好准备。

在BSI CIS中，正面的介电堆叠承担了额外的光学负担。正面金属化层及其周围的介质层在晶圆键合和翻转之前位于光电二极管上方。因此，ILD4层必须在光学上保持均匀，以免引入不受控制的散射、吸收或有害的光学干涉而降低光路性能。这一要求将CIS中的ILD4模块与纯逻辑工艺中的对应模块区分开来，在逻辑工艺中光学透明性无关紧要。

除了光学和电学隔离，ILD4模块还起到结构缓冲层的作用。在BSI制造过程中，完成正面处理的晶圆需进行晶圆键合，随后进行背面减薄以暴露硅外延层，使光子直接入射。包括ILD4在内的整个ILD堆叠必须能够承受键合和减薄过程中的机械剪切应力和热应力，而不会发生分层或开裂，以免裂纹扩展到有源像素区域。这种结构稳健性的要求塑造了ILD4模块的材料选择和沉积策略。

进入状态与序列逻辑

当ILD4模块开始时，晶圆已完成M3金属化和M3 CMP的所有工艺。进入表面由暴露的M3铜线及其周围的ILD3介电材料组成。在进入ILD4模块之前，化学机械抛光（CMP）使集成电路制造能够在整个晶圆表面实现经济上可行的全局和局部平坦度 [P4]。ILD4模块的序列逻辑遵循结构化的沉积序列，旨在满足扩散阻挡、刻蚀停止和电学隔离的要求。

该模块序列按照既定的工艺拓扑展开：首先，在平坦化的M3表面上直接沉积刻蚀停止和扩散阻挡亚层ILD 4-1（步骤209）。此ILD 4-1沉积为所有后续ILD4层建立了基础界面化学性质和附着力。在ILD 4-1沉积（步骤209）之后，沉积本体介电层ILD 4-2（步骤210）以构建隔离厚度，随后通过光刻前表面清洗（步骤211）为后续图形化做好准备。

这些步骤的顺序受基本器件物理和材料集成原理支配。ILD 4-1层必须在本体介质之前沉积，以便直接接触M3金属表面，同时充当附着力促进剂和阻止铜迁移进入本体氧化物的扩散阻挡层。如果刻蚀停止层在本体氧化物之后沉积，它将被嵌入介电层内部，而非位于关键的金属-介电层界面，从而失去其阻挡作用。

在更广泛的工艺流背景中，ILD4模块位于两个大马士革金属化层级之间。40nm BSI CMOS图像传感器工艺流要求每个ILD模块提供一个平坦化、无污染的表面，以使下游的光刻和刻蚀模块达到其关键尺寸目标。ILD4模块引入的任何表面残留物或颗粒物都会直接传播到M4图形化保真度和通孔链电学连接性中。

物理和化学机制

ILD 4-1 沉积集成原理

在40nm BSI CIS背景下，ILD 4-1子层通常是采用等离子体增强化学气相沉积（PECVD）技术沉积的碳掺杂氮化硅或碳氮化硅（SiCN）薄膜。PECVD的基本机制是在射频（RF）等离子体环境中解离前驱体气体，产生反应性自由基物种，这些物种吸附在晶圆表面并发生反应形成致密固态薄膜。通过由等离子体向反应气体提供额外的能量，PECVD使得介质沉积反应能够以显著低于仅提供热能时所需的温度发生 [T1]。这种降低的热输入使得PECVD能够兼容先进CIS制造中有限的热预算，从而保护前段（FEOL）掺杂剂分布和硅化物界面。

对于SiCN阻挡层沉积，初始气相引入包含含硅、含碳和含氮的前驱体。射频等离子体功率控制反应物解离，决定薄膜密度、化学计量比和本征应力。所得薄膜形成由Si–C、Si–N和C–N键构成的无定形网络。碳的掺入通过用一些Si–C键替代部分Si–N键来修饰网络结构，这降低了介电常数，同时保持了足够的致密度以阻止铜迁移。薄膜本征应力被工程设计为保持在压应力状态，以抑制跨多层BEOL堆叠的微开裂和电迁移退化。

本体介电层沉积与间隙填充

在ILD 4-1（步骤209）之后，沉积本体ILD 4-2介电层（步骤210）——通常是未掺杂硅酸盐玻璃（USG）或氟化硅玻璃（FSG）薄膜——同样采用PECVD技术。本体介质构建了隔离M3互连线与M4导体所需的垂直高度。沉积化学过程平衡前驱体吸附和表面反应速度，以在晶圆上提供均匀的介电层厚度。

氧化物CVD基础化学反应涉及硅烷或有机硅前驱体与氧物种的水解和缩合，形成Si–O–Si网络结构。所得薄膜的网络密度和硅醇（Si–OH）含量取决于前驱体流量比和射频功率。羟基含量较高的薄膜通常密度较低，更容易吸湿，这会增加漏电流并在长期使用中引起介电性能漂移。

氢掺入与界面动态

BEOL介电堆叠集成中一个微妙的化学机制涉及氢输运与捕获。在SiCN和氧化物层的PECVD过程中，原子氢以Si–H、N–H和C–H键的形式掺入薄膜中。层间介质层应当对氢具有渗透性，以便在金属化后热处理期间能够发生Si/SiO2界面态的钝化 [T1]。

在BSI CIS器件中，氢在钝化像素阵列中硅-介电层界面悬挂键（如Pb和E'中心）方面起着至关重要作用，可直接降低暗电流和白点缺陷。然而，如果致密的PECVD介电层捕获了氢或充当不透气的扩散阻挡层，氢就无法在温和的热氢退火过程中到达有源光电二极管界面。作为上层介质层之一，ILD4模块对整体氢输运预算有贡献，必须对其进行工程设计以平衡薄膜致密度与透氢性。

界面与失效传播

ILD4–M3 界面完整性

ILD 4-1与下层M3铜金属之间的界面是附着力失效和缺陷引发的主要位置。暴露的铜极易氧化，并会迅速扩散到硅和相邻介质中，形成深能级陷阱，从而降低器件性能并导致失效。为防止界面退化和金属氧化，初始沉积涉及经过精心调节的等离子体预处理，以在不氧化铜表面的前提下对其进行钝化，随后引入硅、碳和氮前驱体。该顺序确保了SiCN基体与下层M3金属之间形成直接化学键合，从而最大限度地减少界面态密度和机械薄弱点。

应力传播与开裂

由PECVD沉积的介电薄膜固有地带有残余应力——或为拉应力，或为压应力——这取决于射频功率、压力和前驱体化学计量比。在多层BEOL堆叠中，跨越M1至M4的累积应力可能超过介质层的断裂韧性，导致微开裂。在热处理过程中，SiCN阻挡层、本体氧化物和金属互连之间的热膨胀系数（CTE）失配会在图层拐角处产生局部应力集中。

ILD4中的裂纹扩展具有严重的方向性后果。沿ILD4–M3界面形成的裂纹会创建水汽扩散通道，加速铜电迁移和互连腐蚀。在BSI CIS中，向下传播至有源硅衬底的严重结构开裂会引入机械应变和产生-复合中心，严重升高受影响像素列中的暗电流和固定图案噪声。

刻蚀选择性与通孔完整性

在ILD 4-1阶段（步骤209）沉积的SiCN层在下游V4通孔图形化过程中用作主要刻蚀停止层。基于氟碳化合物的通孔刻蚀化学过程必须快速去除本体ILD 4-2氧化物（步骤210），同时可靠地停止在ILD 4-1 SiCN表面上，而不会穿透到M3金属中。如果ILD 4-1薄膜过薄或在晶圆上不均匀，通孔过度刻蚀可能突破阻挡层，将M3金属溅射到通孔侧壁上，导致互连短路。

相反，如果SiCN层过于致密或碳含量过高，随后的阻挡层刻蚀步骤可能会在通孔底部留下介电残留物。残留物会阻止V4金属化与M3之间的洁净接触，导致高通孔电阻或开路。失效传播是单向的：ILD 4-1质量的缺陷会直接限制V4通孔刻蚀和M4大马士革填充的工艺窗口。

可移动离子和水汽阻挡层

可移动离子污染（特别是钠离子Na和钾离子K）构成了图像传感器中的主要可靠性隐患。在电场和升高的工作温度下，可移动离子穿过多孔介电氧化物向有源硅衬底漂移，并在Si/SiO2界面处累积，导致晶体管阈值电压漂移并增加暗电流。ILD 4-1中的SiCN薄膜充当对抗可移动离子和水汽的扩散阻挡层。富氮的SiCN提供了增强的离子捕获密度，而富碳薄膜则以降低阻挡层密度为代价降低了介电常数。

实际模块操作

交互式工艺流提供了在40nm BSI CIS集成序列中如何执行ILD4模块的逐步视图。您可以在交互式流程中打开ILD4步骤209，以检查ILD 4-1沉积步骤在完整序列中的确切位置。

从概念上审视该模块，序列始于M3金属化和CMP之后的晶圆进入。进入表面由嵌入在ILD3介质中的平坦化M3金属线组成。

1. ILD 4-1 沉积（步骤209）： 晶圆进入PECVD反应腔，首先进行等离子体预处理以钝化Cu表面而不发生氧化。随后引入硅、碳和氮前驱体，在M3上沉积一层致密、处于压应力状态的SiCN子层。调节等离子体参数以获得最佳薄膜致密度、压应力以及相对于本体氧化物的高刻蚀选择性。
2. ILD 4-2 沉积（步骤210）： 在不破坏真空的条件下或在相邻介质沉积腔室中，在ILD 4-1阻挡层上沉积本体介电层ILD 4-2（USG或FSG），以建立M3与M4之间所需的垂直隔离厚度。
3. 光刻前清洗（步骤211）： 晶圆接受化学和物理表面清洗，以去除微颗粒、痕量有机污染物和表面水分，为下游的光刻胶涂布和光刻对准准备洁净的介电表面。

在步骤211之后，晶圆被传送至40nm BSI CMOS图像传感器通孔四集成工艺流，在此处V4通孔被图形化并向下刻蚀至ILD 4-1刻蚀停止层。随后，40nm BSI CMOS图像传感器金属四互连集成工艺流对M4沟槽进行图形化和填充，完成第四互连层级。

相关学习路径

要完全掌握ILD4集成模块，工程师应研究其在更广泛制造序列中的位置。回顾完整的40nm BSI CMOS图像传感器工艺流可以揭示前段工艺（FEOL）的热约束如何决定ILD4中所使用的BEOL等离子体处理参数。

紧邻的上游模块——M3金属化和ILD3——定义了ILD 4-1必须适应的起始表面状态、金属形貌和界面清洁度。研究40nm BSI CMOS图像传感器通孔四集成工艺流可以深入了解V4通孔刻蚀选择性如何直接依赖于ILD 4-1 SiCN层的厚度和成分。

最后，检查40nm BSI CMOS图像传感器金属四互连集成工艺流展示了双大马士革沟槽图形化和铜CMP如何与下层ILD4介电堆叠相互作用，以建立可靠的互连布线。

未来展望

随着CMOS图像传感器向更小的像素螺距和更高的功能密度缩放，ILD4模块面临着不断演进的材料和集成挑战。持续降低BEOL介电常数以减少RC互连延迟的努力与阻挡层密度要求之间存在矛盾。超低k多孔介质结构脆弱且易吸湿，这促使人们研究非多孔碳掺杂氧化物以及能够保持铜和可移动离子封锁能力的致密薄SiCN/SiCO阻挡层。

此外，在通过混合键合将逻辑电路和像素阵列垂直集成的3D晶圆堆叠图像传感器中，必须最大限度地减少总介电堆叠厚度，以缩短光路长度并减少串扰。未来的ILD4集成策略将日益关注具有定制透氢性的超薄、低应力介电堆叠，确保在晶圆键合和减薄操作期间保持稳健机械性能的同时，在光电二极管处实现最佳缺陷钝化。