在完整流程中的角色
在40nm背照式（BSI）互补金属氧化物半导体（CMOS）图像传感器（CIS）中，第四层内层介电层（ILD4）模块作为后段工艺（BEOL）互连堆叠中第三金属层（M3）与第四金属层（M4）之间的介电隔离桥梁 。上游，该模块接收一个已完成化学机械抛光（CMP）平坦化的M3互连层，金属形貌已被整平，并通过钝化处理解决了任何残留腐蚀或氧化问题 。ILD4模块必须提供一个光滑、无空洞、电学性能稳健的介电平台，为随后的第四通孔（V4）图形化和M4大马士革金属化做好准备 。
具体到BSI CIS，正面的介电堆叠承担了额外的光学负担 。正面金属化层可作为反射镜，将光子重新引导回光电二极管，从而提高量子效率 。因此，ILD4层必须在光学上是良性的——或者至少，其光学特性必须是可预测且均匀的——以免引入散射、吸收或有害的干涉，从而降低光路性能 。这一要求将CIS中的ILD4模块与纯逻辑工艺中的对应模块区分开来，在逻辑工艺中光学透明性无关紧要 （工程实践）。
除了光学和电学隔离，ILD4模块还起到结构缓冲层的作用 。在BSI制造过程中，完成正面处理的晶圆需进行键合，随后进行背面减薄以暴露硅外延层，使光子直接入射 。包括ILD4在内的整个ILD堆叠必须能够承受键合和减薄过程中的机械应力和热应力，而不会发生分层或开裂，以免裂纹扩展到有源像素区域 。这种结构稳健性的要求塑造了ILD4模块的材料选择和沉积策略 。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
ILD 4-1 Deposition
在 40nm BSI CMOS Image Sensor 中，“40nm BSI CMOS Image Sensor fourth interlayer dielectric integration process flow”对应 ILD4 模块的第 209 步。
打开这一步，查看它在完整工艺流程中的原理、风险与 2.5D 截面演进。
进入状态与序列逻辑
当ILD4模块开始时，晶圆已完成M3金属化和M3 CMP的所有工艺 。进入表面由暴露的M3金属（通常是铜或铝）及其周围的第三层内层介电层（ILD3）材料组成，其上可能包含一层由碳氮化硅（SiCN）或氧化硅帽层构成的钝化或覆盖层 。ILD4模块的序列逻辑遵循层状沉积方法，这种方法已在层间介电层（IMD）实践中得到充分确立 。
ILD4模块的序列如下：首先，在平坦化的M3形貌上沉积一个刻蚀停止层或阻挡亚层（指定为ILD 4-1） 。此ILD 4-1沉积是模块的基础步骤，为所有后续ILD4层建立了界面化学性质和附着力 。接着，沉积本体介电填充层以构建隔离深度，然后通过CMP平坦化步骤为M4光刻创建平坦表面 。在ILD 4-1阶段沉积的刻蚀停止层提供了选择性边界，使得在V4图形化过程中能够控制通孔刻蚀深度 。
这些子步骤的顺序并非随意 （工程实践）。ILD 4-1层必须在本体氧化物之前沉积，以便直接接触M3金属表面，并同时充当附着力促进剂和阻止金属迁移进入本体介电层的扩散阻挡层 。如果刻蚀停止层在本体氧化物之后沉积，它将被嵌入介电层内部，而非位于关键的金属-介电层界面，从而失去其阻挡作用 。这一顺序约束是先进BEOL方案中共享的基本集成原则 。
在更广泛的工艺流背景中，ILD4模块位于两个大马士革金属化模块之间 。40nm BSI CMOS图像传感器工艺流要求每个ILD模块提供一个平坦化、无污染的表面，以使下游的光刻和刻蚀模块达到其关键尺寸目标 。ILD4模块引入的任何形貌、残留物或颗粒物都会直接传播到M4图形化保真度和通孔链电学连接性中 。
物理和化学机制
ILD 4-1 沉积集成原理
在40nm BSI CIS背景下，ILD 4-1 子层通常是采用等离子体增强化学气相沉积（PECVD）技术沉积的SiCN或富硅氧化膜 。PECVD的基本机制是在射频等离子体环境中解离前驱体气体，产生反应性自由基物种，这些物种吸附在晶圆表面并发生化学反应，在相对较低的衬底热条件下形成固态薄膜 。等离子体提供了原本需要高温热输入才能实现的激活刺激，使得PECVD能够兼容先进CIS制造中有限的热预算，从而保护前段工艺（FEOL）的掺杂剂分布 。
具体到SiCN沉积，其化学机制涉及含硅、含碳和含氮前驱体的共同解离 。所得薄膜是由Si–C、Si–N和C–N键构成的无定形网络，它们的相对密度决定了薄膜的介电常数、刻蚀选择性和阻挡性能 。碳的掺入通过用一些Si–C键替代部分Si–N键来修饰网络结构，这降低了介电常数，同时保持了足够的阻挡层密度以阻止铜扩散 。这种介电常数降低与阻挡层完整性之间的权衡是ILD 4-1材料工程中的核心设计张力 。
化学气相沉积的机制也决定了ILD 4-1层覆盖M3形貌的保形性 。即使在CMP平坦化之后，微小的M3碟形凹陷和侵蚀仍会造成局部高度差异 （工程实践）。PECVD工艺必须沉积出高度均匀的SiCN层，覆盖这些变化，以确保V4图形化过程中的刻蚀停止性能一致 。不均匀的沉积会导致刻蚀深度变化，进而导致通孔未完全打开或对下层M3金属过度刻蚀 。
本体介电层沉积与间隙填充
在ILD 4-1之后，沉积本体ILD4介电层——通常是未掺杂硅酸盐玻璃（USG）或氟化硅玻璃（FSG）薄膜——同样采用PECVD或相关的CVD技术 。在40nm节点，间隙填充挑战十分显著，因为M3金属线间距可能很小，形成了狭窄沟槽，前驱体耗尽和阴影效应可能导致空洞或缝隙的产生 。必须优化沉积化学过程以利于自下而上的填充，即沟槽底部的生长速度超过侧壁的生长速度，从而防止沟槽开口过早闭合 。
氧化物CVD基础化学反应涉及硅醇盐或硅烷基前驱体与含氧物种的水解和缩合，形成Si–O–Si网络结构 。所得薄膜的网络密度和氢含量取决于前驱体化学性质和等离子体条件 。氢含量较高的薄膜通常密度较低，更容易吸湿，这会增加漏电流并在器件工作寿命期内改变介电性能 。
氢掺入及其后果
多层介电层沉积中一个微妙但关键的化学机制涉及氢掺入 。在SiCN和氧化物层的PECVD过程中，氢不可避免地以Si–H、N–H和C–H键的形式掺入薄膜中 。在先进CIS制造中，这种氢具有双重作用：它可以钝化硅-介电层界面的悬挂键，降低暗态漏电流，但也可能被捕获在多层介电堆叠中，无法到达需要其进行界面态钝化的器件有源区 。
这种氢捕获现象已被确认为三维堆叠CIS工艺中的一个重大问题，在该工艺中，在进行温和的热氢退火之前会沉积多个介电层 。在退火过程中，氢原子被化学吸附或捕获在沉积的介电层内，导致到达下层硅-二氧化硅（Si/SiO₂）界面以钝化Pb和E'中心缺陷的氢不足 。其后果是暗态漏电流升高和固定图案噪声升高——这些失效模式直接降低了图像质量 。作为堆叠中较晚的介电层之一，ILD4模块对此氢阻挡效应有贡献，因此必须在其工程设计中意识到其对整体氢输运预算的作用 。
界面与失效传播
ILD4–M3 界面完整性
ILD 4-1与下层M3金属之间的界面是失效引发的主要位置 。如果在沉积ILD 4-1之前M3表面未得到充分清洁，残留的天然氧化物、有机污染物或CMP残留浆料颗粒会造成附着力薄弱点 。在随后的热处理过程中，这些弱界面可能发生分层，产生空洞，从而损害通孔链的连续性并引入寄生电容变化 。
在CIS像素区域，由于使用了直接TiSix（硅化钛）接触，接触前预清洁的挑战更为突出 。传统的氩（Ar）等离子体预清洁在去除天然氧化物方面存在局限性，且会引入n型硅中的晶格损伤，从而降低接触电导率和良率 。已优化的预清洁序列将Ar等离子体与使用氟化铵（NH₄F）远程等离子体化学的干法化学清洁相结合，通过选择性地去除天然SiO₂同时避免衬底损伤，已被证明能改善接触可靠性 。其原理是NH₄F反应性物种与SiO₂发生化学反应，形成可解吸的挥发性副产物，从而在不产生纯Ar等离子体方法固有的物理轰击损伤的情况下实现选择性刻蚀 。
应力传播与开裂
由PECVD沉积的介电薄膜固有地带有残余应力——或为拉应力，或为压应力——这取决于沉积条件和薄膜成分 。在多层层间介电层（ILD）堆叠中，累积应力可能超过最弱层的断裂阈值，导致开裂 （工程实践）。当使用旋涂玻璃（SOG）材料作为间隙填充补充物时，风险尤其高，因为SOG薄膜在固化过程中会发生显著收缩，并可能产生导致开裂的高拉应力 。即使没有SOG，SiCN、氧化物与下层金属之间的热膨胀系数失配会在层边界处产生应力集中区域，这在热循环过程中可能引发裂纹 。
ILD4中的裂纹扩展具有方向性后果：到达M3表面的裂纹会形成金属-介电层界面，这些界面会吸收水分和可移动离子，加速腐蚀和电迁移 。在BSI CIS中，向下传播至光电二极管区域的裂纹会引入产生-复合中心，增加暗态漏电流和白色像素缺陷 。吸杂技术文献记录了金属杂质如铁（Fe）、铜（Cu）和钨（W）如何通过开裂的介电层边界进入，在硅带隙中形成深能级缺陷，这些缺陷充当产生-复合中心 。这建立了从ILD4机械失效到图像传感器性能退化的直接因果链 。
刻蚀选择性与通孔完整性
在ILD 4-1阶段沉积的SiCN刻蚀停止层必须在V4通孔图形化过程中提供高刻蚀选择性 。通孔刻蚀工艺必须去除本体ILD4氧化物，同时可靠地停止在SiCN表面上，而不会过刻蚀并穿透到M3金属中 。如果SiCN薄膜厚度不足或不均匀，刻蚀将穿透至M3，导致金属腐蚀和通孔短路 。如果SiCN薄膜过厚或碳含量过高，则可能在通孔底部形成电学阻挡层，降低接触质量 。
此处的失效传播方向是单向的：有缺陷的ILD 4-1刻蚀停止层会导致下游V4通孔完整性问题，进而引发M4互连开路或短路，最终在图像传感器中表现为像素读出失败或列级缺陷 。这种因果链使得ILD 4-1沉积步骤成为整个ILD4模块中杠杆作用最大的步骤之一，因为其质量决定了所有后续图形化步骤的工艺窗口 。
可移动离子和水汽阻挡层
在BSI CIS中，可移动离子污染是一种特别隐蔽的失效模式 。钠（Na）和钾（K）离子可以在电场和热应力作用下穿过氧化物介电层漂移，累积在Si/SiO₂界面，导致晶体管阈值电压漂移并增加暗态漏电流 。ILD 4-1中的SiCN阻挡层用作可移动离子扩散阻挡层，但其有效性取决于薄膜的密度和化学计量比 。富碳的SiCN薄膜密度较低，可能允许更快的离子扩散，而富氮的薄膜具有更好的阻挡性能，但介电常数更高 。必须根据目标CIS应用的特定失效模式优先级来解决这种权衡 。
实际模块操作
交互式工艺流提供了在40nm BSI CIS集成序列中如何执行ILD4模块的逐步视图 。您可以在交互式流程中打开ILD4步骤209，以检查ILD 4-1沉积步骤在完整模块中的确切位置 （工程实践）。
从概念上审视该模块，序列始于从M3 CMP进入晶圆，此时表面已经平坦化，但可能带有残留的氧化物或污染物 。第一步是表面预处理——可能包括脱气步骤和短暂的原位清洁，以去除M3表面的水分和天然氧化物 。此预处理直接影响后续ILD 4-1 SiCN沉积的附着力质量 。
ILD 4-1沉积步骤本身通过PECVD沉积一层保形的SiCN薄膜，等离子体化学条件经过优化以获得目标化学计量比，从而实现所需的刻蚀选择性和阻挡性能 。沉积必须在整个晶圆上均匀，并覆盖任何残留的M3形貌 。随后，在一个或多个子层中沉积本体ILD4氧化物，以构建所需的隔离深度，并优化间隙填充化学条件以防止在狭窄的M3间距中形成空洞 。
本体沉积后，通过CMP步骤平坦化ILD4表面，去除多余的氧化物，为M4光刻创建平坦表面 。CMP过程必须停止在本体氧化物内部或其表面上，而不能穿透到SiCN刻蚀停止层，后者必须保持完整以用于V4通孔刻蚀选择性 。平坦化后的表面需进行缺陷、颗粒物和层均匀性检查，然后释放到V4通孔图形化模块，该模块连接到40nm BSI CMOS图像传感器通孔四集成工艺流 。
下游的40nm BSI CMOS图像传感器金属四互连集成工艺流接收平坦化的ILD4表面，并对M4沟槽和V4通孔进行图形化，这完全依赖于ILD4模块提供的刻蚀停止完整性和平坦度 。ILD 4-1沉积的任何缺陷——无论是附着力差、层轮廓不均匀还是刻蚀选择性不足——都会传播到V4和M4中，表现为通孔开路、短路或金属腐蚀，最终降低像素良率和图像质量 。
相关学习路径
孤立地理解ILD4模块是不够的，还需要领会其在完整集成序列中的位置 （工程实践）。工程师应学习完整的40nm BSI CMOS图像传感器工艺流，以理解前段工艺（FEOL）光电二极管形成和转移栅工程如何约束包括ILD4在内的BEOL模块的热预算和可用材料选择 。
紧邻的上游模块——M3金属化及其相关的ILD3——建立了ILD 4-1必须适应的表面条件和形貌 。紧邻的下游模块——V4通孔图形化和M4金属化——完全依赖于ILD4提供的平坦度、刻蚀停止完整性和无污染表面 。研究40nm BSI CMOS图像传感器通孔四集成工艺流将揭示在ILD 4-1期间沉积的SiCN刻蚀停止层如何直接控制通孔刻蚀深度窗口 。
为完整理解互连层，40nm BSI CMOS图像传感器金属四互连集成工艺流展示了大马士革沟槽和填充步骤如何与ILD4介电堆叠相互作用，以形成最终的M4导体几何结构 。
未来展望
随着CIS像素缩放持续推进以及三维堆叠架构日趋成熟，ILD4模块面临若干持续演进的挑战 （工程实践）。首先，为降低互连寄生电容而追求更低介电常数，与SiCN薄膜所满足的阻挡层和刻蚀停止层要求之间存在矛盾 。对多孔SiCN或氮掺杂碳薄膜的研究可能为低k刻蚀停止层提供途径，但这些材料仍需证明其具有足够的阻挡层密度以抵抗可移动离子扩散和水分侵入 。
其次，在多层介电堆叠中发现的氢管理问题 随着3D堆叠CIS工艺中沉积介电层数量的增加而变得更加严峻。未来的ILD4设计可能需要纳入透氢中间层或工程化的氢释放结构，以允许在后沉积退火过程中实现受控的氢输运至器件有源区 。
第三，采用混合键合架构可以消除堆叠CIS层之间的传统通孔互连，可能最终减少所需的ILD层数量，但在单层设计中，ILD4模块对于正面互连仍然至关重要 。只要在BSI CIS中正面金属化层仍起到光学反射镜和电路布线层的作用 ，ILD4模块就将继续扮演电学和光学的双重角色，这要求严格遵循材料工程和集成规范。