40nm背照式CMOS图像传感器四孔集成工艺流程：物理机制、集成逻辑与失效传播

在完整流程中的角色

40nm背照式（BSI）CMOS图像传感器的通孔四（via-four）集成工艺流程，在后段工艺（BEOL）互连序列中占据关键位置，位于第四层层间介质（ILD4）模块与后续第五金属层（MET5）模块之间。在背照式CMOS图像传感器中，正面金属化叠层必须同时为像素读出电路提供可靠的电气互连，并作为光学反射器，将透射的光子重新导向有源光电二极管阵列，从而提高量子效率。通孔四（V4）模块专门执行光刻和刻蚀操作，以定义向下到达底层第四金属层（Metal 4）落脚焊盘的垂直接触开口。

本模块的下游交付成果要求严格。通孔四图形化步骤必须建立精确的垂直通孔轮廓，连接第五金属层与底层第四金属层，同时保持后续金属化步骤所需的介质完整性和表面平坦度。在通孔图形化期间引入的任何形貌变化或轮廓失真都会传播到后续图形化操作的景深和套刻预算中。此外，由于40nm背照式CMOS图像传感器采用了具有四晶体管（4T）像素设计的钉扎光电二极管（PPD）架构，读出链——包括浮动扩散（FD）节点、源极跟随器、复位晶体管和行选择晶体管——依赖于稳健的通孔连接性以维持信号完整性。读出路径中一个薄弱或高阻的通孔四连接会直接降低转换增益并增加时间噪声。

该模块在定义整体后段工艺光学叠层中也扮演着结构性的角色。穿过ILD4刻蚀的通孔开口建立了上层金属化连接下层布线的物理通道。为了更深入地理解该模块如何融入更广泛的系统，40nm背照式CMOS图像传感器工艺流程为每个互连层如何约束后续工艺步骤提供了必要的背景信息。

输入状态与序列逻辑

上游依赖项

当通孔四模块工艺流程开始时，晶圆已经完成了前段工艺（FEOL）器件制造——包括光电二极管形成、传输栅极构建和源/漏注入——以及直到第四金属层的下层后段工艺互连。钉扎光电二极管结构，以其重掺杂p+表面钉扎层和埋层n型电荷存储区，位于有源硅衬底中。前段工艺期间建立的掺杂分布设定了后续后段工艺处理不得干扰的电场分布。

直接输入状态由完成的40nm背照式CMOS图像传感器第四层层间介质集成建立，该模块沉积了由底部氮碳化硅（SiCN）刻蚀停止层（ILD 4-1）和覆盖的主体二氧化硅介质（ILD 4-2）组成的ILD4叠层，随后进行CMP平坦化。进入V4模块的表面形貌由ILD4的平坦化质量决定。来自先前CMP步骤的残留形貌、侵蚀或碟形凹陷会直接消耗通孔四曝光的光刻聚焦预算，并影响整个像素阵列的刻蚀深度均匀性。

序列排序与集成逻辑

通孔四模块遵循严格的四步工艺序列：VIA 4光刻（VIA 4 - Photo）、主体氧化物介质刻蚀（ILD 4-2 Oxide Etch）、刻蚀停止层打开（ILD 4-1 SiCN Etch）以及刻蚀后灰化和湿法清洗（Ashing & Strip/Clean）。这种序列逻辑由在双层介质中开出干净、无残留的垂直通孔且不提前暴露或损坏底层第四金属层铜或钨表面的要求所决定。

序列逻辑受到热预算限制的进一步约束。由于FD区域和传输栅极重叠区对电场增强型泄漏敏感，通孔四模块中的所有等离子体和灰化工艺都必须在严格的功率和温度边界内运行，以避免电荷损伤或对有源结分布产生热扰动。一旦通孔开口被刻蚀和清洗干净，晶圆就被交接到40nm背照式CMOS图像传感器第五金属层互连集成模块进行阻挡层/种子层沉积、金属填充和CMP平坦化。

物理与化学机制

VIA 4 - 光刻集成原理

VIA 4光刻步骤将通孔掩模图形从掩模板转移到施加在平坦化ILD4氧化物表面上的光刻胶层上。此步骤的物理原理受限于光学投影光刻原理，其中空间像对比度决定了显影后通孔侧壁的陡峭度以及跨曝光场关键尺寸（CD）均匀性的控制。

对于暗场通孔掩模，通常选择正型化学放大光刻胶，以在曝光孔区域实现高溶解对比度，同时在未曝光场区域保持结构完整性。在曝光期间，光子产生酸催化剂，在曝光后热烘烤过程中促进聚合物链脱保护。底部抗反射涂层（BARC）施加在光刻胶下方，以平坦化局部形貌并抑制干涉驻波。掩模板上采用了光学邻近效应修正（OPC），以补偿依赖于节距的光学衍射，显著改善了空间像质量 [T1]。

双层介质刻蚀机制

图形定义后，通孔刻蚀在两个独立的等离子体刻蚀步骤中进行，以选择性地打开复合ILD4介质。主刻蚀步骤（ILD 4-2 Oxide Etch）使用氟碳基等离子体化学（例如氟碳自由基与氩气和氧气混合）刻蚀穿主体二氧化硅薄膜。反应机制涉及通孔底部的离子辅助化学刻蚀与沿通孔侧壁的聚合物沉积之间的平衡。这种侧壁钝化层可防止横向刻蚀，从而保持陡峭可控的侧壁轮廓并减轻特征扩大。

主体氧化物刻蚀选择性地停止在底层SiCN刻蚀停止层（ILD 4-1）上或其附近。由于SiCN在专为氧化物刻蚀设计的氟碳化学中表现出明显更低的刻蚀速率，该界面可防止在密集和稀疏通孔阵列中深度穿透到下层金属层。随后采用具有对SiCN相对于底层第四金属层导体更高选择性的二级刻蚀化学（ILD 4-1 SiCN Etch）来清除通孔底部残留的刻蚀停止层衬垫，露出导电落脚焊盘。

灰化、光刻胶剥离与清洗

介质刻蚀后，必须完全去除剩余的光刻胶和底层BARC层，同时不损坏暴露的第四金属层落脚焊盘或降低ILD4介质侧壁质量。含氧或含氢的等离子体工艺（Ashing）将有机光刻胶掩模挥发成气体物质。

随后的湿法清洗（Strip/Clean）去除在氧化物刻蚀步骤期间沉积在通孔侧壁上的氟碳聚合物残留物。完全去除这些碳质残留物至关重要；任何残留的聚合物都会在通孔侧壁沿线形成高阻界面层或寄生泄漏路径，从而恶化与第四金属层的电气接触。

下游金属化交接

在通孔等离子体刻蚀和刻蚀后清洗之后，晶圆被交接到下游金属化模块。在此后续模块中，沿着通孔侧壁和底部保形沉积通常由氮化钛或钽基薄膜组成的扩散阻挡层，以防止金属迁移到周围的介质中。在采用钨插塞工艺的金属化方案中，需要保形沉积粘附层和阻挡层薄膜，以确保可靠的填充 [P2]。下游电镀或化学气相沉积填充通孔腔体，随后的CMP将多余的金属平坦化回ILD4表面。

界面与故障传播

通孔电阻与信号完整性

通孔四连接构成了像素源极跟随器与列级处理电路之间读出布线中的关键环节。升高的通孔电阻直接增加了读出线的RC时间常数，降低了相关双采样（CDS）的可用带宽并引入读出噪声。在4T像素架构中，通孔四链路中的高电阻会导致信号衰减、转换增益损失和列间固定模式噪声（FPN）。

故障传播机制是物理且线性的：不完全的SiCN刻蚀停止层去除或残留的侧壁聚合物会在通孔底部导致薄的阻性界面。当下游阻挡层沉积和金属填充在该污染表面上进行时，生成的通孔会在热循环应力下显示出升高的垂直电阻或间歇性电气开路。

介质完整性与暗电流

通孔四周围的ILD4介质必须在工作偏置条件下保持高击穿强度和极小的泄漏。复位操作期间浮动扩散节点附近存在的高电场如果介质受损，可能会引发Poole-Frenkel发射或Fowler-Nordheim隧穿。ILD 4-2或ILD 4-1刻蚀期间的等离子体电荷损伤会在底层硅-介质界面或ILD薄膜本身内部产生陷阱态，从而增加光电二极管中的产生-复合暗电流。

故障沿路径传播：通孔刻蚀期间的高能离子轰击或紫外辐射 → 附近介质中的缺陷生成 → 金属线沿线的电场增强型泄漏 → 暗帧中像素暗电流升高和随机电报信号（RTS）噪声。

光学叠层影响

在背照式CMOS图像传感器中，正面BEOL介质叠层起到光学谐振腔和背反射器的作用。ILD4的总物理厚度和介电常数影响通过硅衬底透射的光线的相长和相消干涉。通孔加工期间ILD4的形貌变化或过度刻蚀会改变整个像素阵列的有效光程长度。

这创建了一个空间非均匀性机制：局部刻蚀深度变化或非均匀光刻胶侵蚀 → 下游CMP后非均匀介质厚度 → 局部光学干涉偏移 → 像素间量子效率变化，特别是在光线渗透较深的近红外（NIR）光谱中。

光刻套刻精度与关键尺寸控制

通孔四光刻必须与底层第四金属层图形精确对准。套刻偏差会减小通孔底部与第四金属层落脚焊盘之间的有效接触面积，增加接触电阻并收窄边缘位置误差（EPE）的工艺裕度。套刻误差还会导致通孔刻蚀部分落在层间介质上，从而产生不对称的刻蚀轮廓并冒阻挡层未钝化的风险。

此外，由光学邻近效应或刻蚀滞后（微负载）驱动的通孔CD变化会影响特征轮廓。较窄的通孔在刻蚀前沿承受较低的离子通量，导致刻蚀速率较慢。如果刻蚀滞后未得到补偿，较小的通孔仍将刻蚀不足并在底部残留SiCN导致开路，而较大的通孔则遭受过度刻蚀和落脚焊盘侵蚀。

探索实际模块

对于希望检查这些物理步骤在流程中是如何排序的工程师，您可以在交互式流程中打开VIA 4 - Photo，以检查主导后续介质刻蚀的光刻图形模板。

理解这些逐步的关系可以澄清上游和下游的集成边界。例如，在40nm背照式CMOS图像传感器第四层层间介质集成中建立的介质平坦化质量决定了通孔四曝光期间可用的光刻景深窗口。相反，通孔四轮廓和表面清洗保真度直接影响下游40nm背照式CMOS图像传感器第五金属层互连集成中的图形转移和阻挡层连续性。

相关学习路径

学习通孔四模块的工程师应探索以下相邻工艺集成主题：

• 40nm背照式CMOS图像传感器工艺流程概述提供了完整的BEOL背景，阐明了通孔四与前后互连模块的关系：40nm背照式CMOS图像传感器工艺流程。
• 40nm背照式CMOS图像传感器第四层层间介质集成工艺流程涵盖了通孔四光刻之前的介质沉积和平坦化步骤：40nm背照式CMOS图像传感器第四层层间介质集成。
• 40nm背照式CMOS图像传感器第五金属层互连集成工艺流程详细介绍了接收刻蚀通孔四开口以进行金属化和CMP的直接下游模块：40nm背照式CMOS图像传感器第五金属层互连集成。

未来展望

缩放比例下的BSI CMOS图像传感器中的通孔四集成面临着持续的物理缩放和光学优化挑战。随着像素间距缩小，通孔直径按比例减小，挑战了传统光学光刻景深极限，并推动了先进轴外照明方案和专用抗反射涂层的采用。在上层金属层中从钨插塞填充过渡到双大马士革铜结构降低了互连电阻，但需要高度可控的通孔侧壁锥角以确保无空洞的阻挡层/种子层沉积。

先进的三维晶圆堆叠架构——其中像素阵列和读出逻辑在单独的衬底上制造并通过混合键合连接——改变了传感器晶圆上的BEOL层要求。虽然晶圆键合可能会减少所需的正面金属总层数，但它将工艺复杂性转移到了键合界面介质完整性上。此外，将CIS光谱敏感性扩展到紫外和近红外领域，需要对BEOL介质薄膜厚度和通孔几何形状进行紧密的协同优化，以维持暗电流性能和光学反射特性。