在完整工艺流程中的功能
在先进的平面 CMOS 技术中，引入了替代金属栅极（RMG）集成方案，通过消除金属栅极沉积后的高温退火工艺来保持高-k 栅极介质的完整性 [P2, P3]。在 28nm 替代金属栅极集成中，化学机械抛光（CMP）——通常称为 金属栅极 CMP 或 MG CMP——作为关键的单元操作，用于隔离晶圆上各个独立的金属栅极电极 [P1, P3]。
MG CMP 步骤接收的是一片表面覆盖有连续金属覆盖层（Overburden）的晶圆，此前功函数金属和块体填充金属（在 ALCMP 工艺中通常为铝，或为钨）已被沉积到狭窄的栅极沟槽中 [P1, A1]。该操作的目标是机械和化学地去除覆盖层金属，同时迅速停止在周围的介质材料或侧墙间隔层上，这些材料充当了 金属栅极 CMP 停止层 [P1, A1]。
完成后，该工艺将提供阵列式、电学隔离且共平面的金属栅极，这些栅极嵌入在层间介质（ILD）矩阵中 [P1, P2]。这种平坦化的形貌对于后续的接触孔光刻和金属化步骤至关重要；任何残留的金属覆盖层都会导致严重的栅极间电短路，而过度的过抛光则会导致不可恢复的栅极高度损失 [P1, P2]。欲了解该模块如何融入整体制造序列的更广阔视角，请查看 28nm 平面工艺流程 。
Guided route · 结构导览
MG CMP
本文对应「28nm Planar 结构主线」第 4 站：最终栅。6 站走完整条流程，每站附原理导读与 2.5D 截面演进。
- 1有源区
- 2栅极坐标
- 3源漏
- 4最终栅本文对应
- 5接触
- 6后段交付
上游输入状态
在 28nm 替代金属栅极平坦化步骤之前，晶圆会经历复杂的结构转变，从而确定了进入该步骤时的表面状态 [P1, P2]。首先，通过多晶硅打开抛光（Poly-Open-Polish, POP）CMP 步骤暴露出伪多晶硅栅极，将初级介质层平坦化至伪栅极结构的顶部 [P1, P3]。随后，使用选择性湿法和干法化学刻蚀去除这些伪多晶硅栅极，留下由氮化硅或氧化物侧墙间隔层限定的高深宽比沟槽 [P1, A1]。
在伪栅极去除后，将超薄高-k 栅极介质（如氧化铪）和薄功函数金属堆叠（包括氮化钛和碳化钛）共形衬里沉积到狭窄的沟槽中 [P1, A1]。最后，沉积块体栅极金属——最常用的是低电阻铝——以完全填满栅极空腔 [P1, A1]。
由于块体沉积工艺必须确保在不形成空洞的情况下完全填满致密、狭窄的特征，因此整个晶圆表面会残留一层巨大的、不均匀的金属覆盖层 [P1, T2]。进入该步骤的形貌呈现出严重的微观起伏，在高密度栅极区域与孤立区域之间存在巨大的深度阶梯 。这种传入的不均匀性使得 金属栅极 CMP 碟形坑（Dishing）和金属高度控制 成为 CMP 模块所继承的主要技术挑战 [P1, P2]。
物理与化学机制
金属栅极 CMP 的基本机制依赖于表面化学氧化/钝化与机械磨料剪切力之间的协同平衡 [P1, T1]。与高度依赖表面水合动力学的氧化物 CMP 不同，金属栅极去除需要将块体金属化学转化为较软的、经化学改性的表面层，使其能够在不损害下方基底的情况下被抛光液颗粒磨掉 [T1, P3]。
抛光液流体力学与机械剪切
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┌─────────────────────────────┐
│ 软化金属氧化层 │ ◄── 化学氧化剂与钝化剂
├─────────────────────────────┤
│ 块体金属栅极填充 │
└─────────────────────────────┘
在抛光过程中，抛光液中的化学成分（特别是氧化剂、螯合剂和有机腐蚀抑制剂）与金属表面发生动态反应 [P3, T1]。氧化剂将块体金属的最顶层原子转化为金属氧化物或配合羟基化合物，其机械硬度远低于未反应的金属 [P3, T1]。同时，有机钝化剂选择性地吸附在低洼区域，保护其免受化学刻蚀，而高压下的抛光垫-颗粒接触则机械剪切去除了凸起特征上的钝化氧化层 [P3, T1]。
机械去除速率由聚氨酯抛光垫、胶态二氧化硅磨料与晶圆表面之间的动态接触力学决定 [P1, T1]。随着金属覆盖层被清除并露出下方的介质或侧墙间隔层，去除化学反应必须表现出高选择性 [P3, A1]。侧墙间隔层和氧化物矩阵充当了 金属栅极 CMP 停止层，使得一旦金属覆盖层被消耗，抛光速率就会急剧下降 [P1, A1]。
然而，由于栅极沟槽中的金属填充物在化学上更软，且与周围坚硬的介质相比受到的抛光液流冲刷不同，局部的过抛光会导致被称为碟形坑（Dishing）的凹陷侵蚀 。碟形坑的控制直接取决于图形密度 。高金属覆盖率区域会经历局部改变的抛光垫接触压力和抛光液输送，从而增加侵蚀敏感性；而孤立的金属栅极如果化学钝化不足，则面临出现碟形坑的风险 。为了减轻这些与图形相关的负载效应，版图设计规则强制要求在芯片各处插入伪多晶硅和金属填充，以保持局部图形密度和机械载荷分布的均匀性 。
下游影响与失效传播
28nm 替代金属栅极集成 CMP 步骤中物理或化学动力学的不平衡会直接传导至下游，影响器件性能并导致良率损失 [P1, P2]。该步骤控制的主要参数是最终的金属栅极高度、栅极间隔离以及跨晶圆的栅极高度均匀性 [P1, P2]。
┌──► 严重碟形坑 ──► 栅极高度损失 ──► 阈值电压偏移与电阻变化
│
MG CMP 不平衡 ───┼──► 抛光不足 ──► 残留覆盖层 ──► 栅极间短路
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└──► 介质侵蚀 ─► 间隔层凹陷 ──────► 接触孔至栅极漏电
如果化学刻蚀超过了机械钝化，就会发生严重的 金属栅极 CMP 碟形坑，导致不可恢复的金属栅极高度损失 。栅极高度降低会直接改变栅极电极的横截面积，增加栅极线电阻并导致不同功能块之间的阈值电压变化 [P1, P2]。此外，过度的碟形坑或介质侵蚀会降低后续介质帽沉积和接触孔刻蚀所需的表面裕度 [P1, A1]。在下游接触孔形成过程中，被侵蚀的间隔层可能导致接触孔刻蚀穿透到相邻的栅极电极，造成灾难性的栅极-接触孔短路 [P1, A1]。
相反，如果抛光不足或抛光液去除速率较低，则会在场区介质上留下功函数金属或块体覆盖层的微量残留 [P1, P3]。这些残留的导电薄膜会桥接相邻的晶体管栅极，导致大规模短路和集成电路的全面功能失效 。因此，实现精确的 金属栅极 CMP 碟形坑和金属高度控制 对于保持低功耗和高性能 CMOS 逻辑器件所需的严格工艺窗口至关重要 。关于栅极替代工艺的详细操作分解，请参阅 28nm 平面替代金属栅极集成工艺流程 。
实际步骤演示
若要查看此特定单元操作在完整制造序列中的执行位置，请检查下方经核实的工艺步骤链接：
该步骤通过去除覆盖层金属同时在周围介质结构上干净地停止，从而实现金属栅极堆叠的隔离，进而锁定晶体管通道特性 。
相关学习路径
若要加深对先进平面 CMOS 制造中相邻模块的理解，请探索以下专门的工艺指南：
- 28nm 平面工艺流程：集成逻辑、器件物理与模块依赖关系 —— 整体模块架构、前段工艺隔离及后段集成规则概览 。
- 28nm 平面替代金属栅极集成工艺流程：原理、机制与集成逻辑 —— 深入剖析伪栅极去除、高-k 沉积、功函数调节和栅极填充模块 。
前景展望
随着技术缩微从 28nm 平面节点演进至 3D FinFET 和全环绕栅极（GAA）架构，MG CMP 的基本原理也在不断进化，以应对更加严格的尺寸公差 。更高深宽比的栅极沟槽和多阈值电压功函数金属堆叠要求在复杂的 3D 形貌上实现亚纳米级的平坦度及近乎零碟形坑 [P1, P2]。
近期的研究正在探索先进的材料改性技术，以动态改变 CMP 抛光液的响应 。例如，研究表明向介质材料中进行超高剂量碳离子注入可改变表面键合和化学反应性，从而大幅降低氧化物去除速率，并显著提升栅极后工艺（Gate-last）中的 CMP 选择性 。此外，自组装钝化单分子层和高度可调的化学添加剂正在开发中，以精进 ALCMP 和钨抛光步骤，确保在未来的量子逻辑和超高密度逻辑一代中能够维持极高的栅极高度均匀性 [P2, P3]。