TSV 集成时机：Via-first、Via-middle 与 Via-last

三个名称说明 TSV 在何时进入流程

硅通孔（TSV）的 via-first、via-middle 和 via-last，按其相对于晶体管制造及片上互连制造的位置区分集成路线。按照 Burkett 等人在教程中使用的定义，via-first 在前道（FEOL）器件加工之前形成 TSV，via-middle 位于 FEOL 之后、后道（BEOL）互连加工之前，via-last 则在二者之后。这些名称描述顺序选择，并不代表三种不同的电连接功能。[P1]

TSV 提供穿过硅的导电路径。安排其集成顺序时，既要考虑已经存在的结构，也要考虑尚未执行的工序。本文比较这些依赖关系，不选择制造路线，也不提供加工设置。

识别三个插入位置

图中展示三种可选安排。每一行是一种方案，不是同一片晶圆连续接受三次 TSV 操作。“TSV 形成”标记其集成模块，不表示所有收尾或背面露出操作都在该时刻完成。[P1]

集成名称	TSV 模块之前有什么？	此后还有什么？	主要兼容性问题
Via-first	相应 FEOL 器件序列尚未进行	器件形成与 BEOL 布线	所选 TSV 材料及结构能否承受后续器件加工？
Via-middle	已有 FEOL 器件	BEOL 布线	TSV 形成能否保留已有器件，并兼容后续布线？
Via-last	已有 FEOL 器件与 BEOL 布线	剩余集成及组装操作	TSV 形成能否同时保留器件和已完成的布线堆栈？

这张表辅助阅读所引教程的定义。只有最终截面的图，不能证明采用了哪种安排。应先在实际工艺历史中定位 TSV 模块，再给路线命名。[P1]

顺序为什么会改变约束

Via-first 开始时尚未制造晶体管，因此初始 TSV 加工有较多选择空间。但这种自由有前提：TSV 材料必须继续承受后续器件加工环境。某种材料在流程开头容易沉积，不等于它与所有后续操作兼容。[P1]

Via-middle 和 via-last 则需要面对已经形成的结构。教程中的衬层沉积等 TSV 操作，必须符合当时已有结构的热学限制。区别不能简化为“越早温度越高”或“越晚越好”，兼容性取决于实际堆栈及完整序列。[P1]

区分集成时机、孔形与薄膜职责

教程展示了从硅中盲孔开始的 TSV 形成过程。最初刻蚀的开口不必贯穿起始晶圆的全部厚度，后续处理可露出另一端。因此，“硅通孔”描述最终连接，并不能证明第一次刻蚀就贯穿整片晶圆。[P1]

在教程的铜填充实例中，绝缘衬层将导体与硅电隔离，阻挡层限制不希望发生的材料迁移，种子层为后续金属沉积提供基础。这些职责各不相同。孔形及薄膜覆盖情况，会影响这些功能能否沿孔保持。看见一个孔不等于已经得到电连接；集成时机名称也不能确定衬层、填充材料或几何尺寸。[P1]

不要混淆两种 via-first

在双镶嵌的通孔优先与沟槽优先中，“优先”比较互连介质内通孔和沟槽的准备顺序。本文的“优先”则比较 TSV 形成与 FEOL、BEOL 阶段的位置。二者的参照对象不同，双镶嵌标注 via-first 不能用来判断 TSV 集成路线。

一个顺序阅读练习

三份假想工艺记录描述了开始形成 TSV 时的状态：

• A： 已有晶体管，尚未制造多层 BEOL 布线。
• B： 晶体管和 BEOL 布线均已存在。
• C： FEOL 晶体管序列尚未开始。

按上述定义，A 是 via-middle，B 是 via-last，C 是 via-first。现在换一个问题：哪条路线良率最好？这三份记录都不能回答。顺序只建立依赖关系，良率还需要实际结构及缺陷证据。该练习由定义构造，不是生产数据。

若要另做一次模块边界阅读练习，可打开 40nm CIS 总览，定位器件形成和金属互连模块。该总览提供制造地图，并不是三条 TSV 路线的实录比较。制造流程地图提供更广的背景。

原始资料

• Burkett 等，Tutorial on forming through-silicon vias，2020。本文的比较依据其集成定义和薄膜职责实例；其中的具体加工设置不是所链接课程的制造要求。