在完整流程中的功能
在40nm背照式（BSI）CMOS图像传感器（CIS）中，浅沟槽隔离（STI）化学机械平坦化（CMP）是连接初次沟槽隔离形成与有源器件图形化之间的关键桥梁 , 。该工艺接收一个具有深地形起伏的晶圆表面：刻蚀后的硅衬底沟槽中填充了过量的二氧化硅，这些二氧化硅沉积在作为停止层的氮化硅保护层以及其下方的垫层氧化物之上 , 。40nm BSI CMOS图像传感器 STI CMP 的核心目标是系统性地去除整个晶圆表面多余的电介质填充层，实现全局和局部的平坦化，并精确地停止在薄硬掩膜层上 , 。
平坦化完成后，该工艺将得到一个与硬掩膜齐平的光滑、高度平坦的表面，并移交给后续模块 。这一交接对于后续的垫层氮化硅剥离、阱区离子注入以及栅极堆叠光刻至关重要 , 。在BSI架构中，光线从经过减薄的衬底背面入射，而读出电子器件位于正面，因此保持正面的完美表面平坦度和零结构性损伤至关重要 。像素阵列要求极端的晶圆级去除均匀性和极低的缺陷密度，以消除局部的暗电流产生中心 。同时，外围逻辑电路区域需要坚固的隔离边界来抑制串扰，承受高开关频率，并支持高密度晶体管集成 。因此，像素隔离CMP集成技术是保障光学基线性能和外围逻辑功能的关键 , 。
有关整个前段制造链的详细结构概述，请参考 40nm BSI CMOS图像传感器工艺流程 。
Guided route · 结构导览
STI CMP
本文对应「40nm BSI 结构主线」第 1 站：隔离。6 站走完整条流程，每站附原理导读与 2.5D 截面演进。
- 1隔离本文对应
- 2感光结
- 3键合
- 4减薄
- 5分色
- 6聚光
上游输入状态
在CIS中进行浅沟槽隔离平坦化之前，晶圆需要经历一系列前段衬底图形化和沉积操作 , 。首先，在硅衬底上热生长一层薄垫层氧化物以缓解界面应力，随后通过化学气相沉积（CVD）沉积氮化硅停止层 , 。接着，通过光刻胶掩膜图形化和等离子体反应离子刻蚀，在硅衬底中刻蚀出浅沟槽 , 。为了防止产生尖锐的几何拐角（这会产生强烈的局部电场），需要对刻蚀后的沟槽侧壁和边缘进行热氧化衬垫层生长和圆角化处理 。
衬垫层形成后，通过高密度等离子体CVD或亚常压CVD用二氧化硅填充沟槽 。由于电介质沉积本质上不具有选择性，因此在狭窄的隔离沟槽和有源硅区域上都会积累大量的氧化物覆盖层 。这形成了与底层图案布局相对应的严重台阶高度地形 , 。
STI CMP 前的上游地形：
过量氧化物填充（台阶高度地形）
+-------------------------------------------------+
| +---+ 场区氧化物覆盖层 +---+ |
+--+ | +--------------------------+ | +----+
| 氮化硅停止层 | | 氮化硅停止层|
+--------------+ +-------------+
| 垫层氧化物 | 浅沟槽 | 垫层氧化物 |
+--------------+ （硅衬底） +-------------+
| 硅衬底 |
+---------------------------------------------------+
来料状态显示出芯片不同功能区域之间图案密度的显著差异 （工程实践）：
- 像素阵列区域： 高度重复、均匀排列的小尺寸光电二极管节点，由狭窄的隔离沟槽分隔 。
- 外围区域： 高度不规则的图案密度，包含用于数字逻辑、模拟信号处理的宽有源区以及宽隔离场区 , 。
这种显著的厚度变化和图案密度的空间不均匀性会在CMP抛光过程中产生局部压力梯度，因此来料的平坦度控制成为影响抛光行为的主要决定因素 , 。
物理和化学机理
STI CMP的基本原理依赖于化学腐蚀动力学和机械摩擦的协同作用，通常被描述为“化学软化后机械去除”的过程 。材料去除率（MRR）在微观尺度上受到普雷斯顿（Preston）关系的支配，该关系涉及抛光垫特性、研磨料动力学、施加的下压力和相对滑动速度 。
化学-机械协同去除机理：
抛光下压力与滑动运动（抛光垫及研磨料）
│
▼
┌──────────────────────────────────────────────┐
│ 化学表面软化/羟基化 │ <-- 抛光液化学 / 氧化铈反应
└──────────────────────┬───────────────────────┘
│
▼
┌──────────────────────────────────────────────┐
│ 基于剪切力的机械研磨 │ <-- 研磨料接触剪切应力
└──────────────────────┬───────────────────────┘
│
▼
┌──────────────────────────────────────────────┐
│ 钝化的氮化硅停止层 │ <-- 选择性表面活性剂吸附
└──────────────────────────────────────────────┘
在40nm浅沟槽隔离CMP中，主要使用含有氧化铈（$CeO_2$）颗粒的高选择性抛光液 。氧化铈研磨料由于表面氧空位和可变价的铈氧化态，对二氧化硅表现出化学反应活性 。Ce-O-Si化学键在液固界面处瞬时形成，显著降低了破坏硅酸盐网络所需的活化能 。然后，移动抛光垫施加的机械剪切力将化学软化后的氧化物表层剥离 。
为了实现高氧化物对氮化物的去除选择性，会在抛光液中添加非离子聚合物或阴离子表面活性剂等化学添加剂 , 。控制抛光选择性的基本公式表示为：
$$\text{选择性} = \frac{\text{MRR}{\text{氧化物}}}{\text{MRR}{\text{氮化物}}}$$
在特定的抛光液pH值条件下，氧化物和氮化物表面之间会产生不同的静电电荷 。氮化硅表面优先吸附表面活性剂分子，形成一层保护性的、自组装的边界润滑膜 。这层钝化层屏蔽了下方的氮化硅硬掩膜，使其免受研磨料颗粒的物理接触，从而抑制了机械磨损 。相反，二氧化硅膜不受抑制，允许快速清除氧化物，直到抛光垫磨去覆盖层并与受保护的氮化物表面接触 , 。
然而，局部图案密度的变化会严重干扰均匀的平坦化机制 , 。在外围逻辑区域的宽氧化物场区，高局部压力会使柔性抛光垫向下弯曲，导致氧化物去除量超过周围有源表面平面——这种缺陷称为碟形凹陷 , 。在密集的有源区域，大量细小氮化物特征承受过大的局部下压力，会导致不期望的过度抛光和氮化物硬掩膜边缘的侵蚀 , 。平衡碟形凹陷与边缘侵蚀需要精确调控抛光液的流变性、抛光垫的硬度以及承载头的多区域压力分布 。
要深入了解围绕这些物理步骤的集成顺序，请参阅 40nm BSI CMOS图像传感器浅沟槽隔离工艺流程 。
下游影响和失效传播
平坦化过程中的工艺余量不足会引发关键失效模式，并直接波及像素和外围性能 , 。
40nm BSI CIS 中的失效传播路径：
STI CMP 过度抛光 / 氮化物侵蚀
│
├──────────────────────────────────────────────┐
▼ ▼
沟槽边缘凹陷与有源区拐角暴露 非对称氧化物碟形凹陷
│ │
▼ ▼
拐角场集中 / 亚阈值驼峰效应 光刻景深误差
│ │
▼ ▼
暗电流泄漏与白像素缺陷 栅极长度离焦与时序抖动
1 [P4]. 像素阵列可靠性与光学暗电流性能
在CMOS图像传感器中，像素光电二极管必须保持极低的噪声基底 。如果STI CMP步骤导致氮化物硬掩膜过度侵蚀或在沟槽边缘产生严重的氧化物凹陷，有源硅衬底的上拐角就会暴露出来 , 。后续用于剥离垫层氮化物的湿法刻蚀步骤会进一步加剧这种凹陷，形成尖锐的硅拐角 。在工作偏压下，电场会在这些尖锐的沟槽拐角处高度集中 , 。这种拐角场增强效应会局部降低阈值电压，诱发寄生亚阈值导通路径（通常在转移特性曲线中表现为“双驼峰”现象）。此外，暴露拐角界面处的结构损伤和悬挂键会充当热载流子产生中心，向钉扎光电二极管中注入非预期的载流子 。这直接表现为整个图像传感器阵列的暗电流升高、热点像素和固定图案噪声 。
2. 微划伤与白像素缺陷
由聚集的氧化铈颗粒传递的机械力可能会在沟槽氧化物或邻近的有源硅内引入亚表面微划伤 。在BSI传感器中，深层微划伤或嵌入的抛光液污染物会充当严重的复合-产生中心 （工程实践）。在长积分时间内，这些局部缺陷点位会持续产生电子-空穴对，产生明亮、完全饱和的单个像素（称为白像素），从而破坏图像保真度 。
3. 外围晶体管性能与光刻窗口
在外围逻辑电路中，宽电介质隔离区域中的严重碟形凹陷会导致局部台阶高度变化 , 。当晶圆进入栅极图形光刻步骤时，这些地形起伏会超过短波长光刻工具固有且狭窄的景深窗口 （工程实践）。因此，位于碟形凹陷区域上方的栅极光刻胶线条会出现关键尺寸变化、颈部收缩或桥接，导致时序抖动、阈值电压偏移或完全逻辑失效 , 。此外，如果CMP未能从密集有源区域完全清除氧化物覆盖层，残留的氧化物会阻碍后续对氮化硅停止层的湿法剥离，导致有源区图形化缺陷和完全的晶体管失效 。
实际操作步骤
在实际生产中，操作员和工艺整合工程师通过实时工艺控制参数来监控平坦化模块 。该工艺步骤的核心是精确的终点检测系统，当抛光界面从覆盖的氧化物过渡到硬掩膜表面时，该系统会跟踪电机电流负载的变化或光学反射率的改变 , 。
要了解完整的工艺流程中的确切执行参数、设备操作顺序和工艺配方，请 在交互式流程中打开 STI 第42步 （工程实践）。
在第42步中，化学抛光液的输送、多区域抛光头压力调节以及CMP后的兆声清洗被结合起来，以确保像素矩阵和外围器件区域均无抛光液残留和微划伤形成 。
相关学习路径
为了进一步加深对先进图像传感器集成和前段隔离模块的理解，请探索以下相关的工程指南：
- 40nm BSI CMOS图像传感器工艺流程：集成原理、器件物理和模块依赖关系 — 涵盖从衬底制备到后段金属化的完整BSI传感器制造模块序列的综合概述 。
- 40nm BSI CMOS图像传感器浅沟槽隔离工艺流程：集成逻辑、机理和工程权衡 — 详细分解沟槽刻蚀、衬垫层氧化、氧化物间隙填充以及隔离后热处理 。
未来展望
随着BSI CMOS图像传感器超越40nm节点，进入亚微米像素间距，传统的平面浅沟槽隔离面临着严峻的物理极限 。极致的尺寸缩放减小了光电二极管的体积，降低了满阱容量和灵敏度 。为了在确保完全的电学和光学串扰抑制的同时保持像素面积，现代CIS架构正转向深沟槽隔离（DTI）和背面深沟槽隔离（BDTI）模块 。
这些先进的隔离方案要求多步骤的CMP操作，其中填充了多晶硅、金属氧化物或复合电介质的高深宽比硅沟槽必须在平坦化过程中避免引入应力诱发的硅位错缺陷 , 。新兴的CMP发展方向集中在固定研磨料抛光垫、超低下压力抛光头以及分子设计的化学添加剂上，这些添加剂能提供近乎无限的选择性，从而为下一代图像传感器确保无缺陷的平面界面 , 。