完整工艺流程中的功能
14nm 外延硅源漏集成在现代鳍式场效应晶体管（FinFET）逻辑制造中发挥着基础性作用，它通过同时管理串联电阻、沟道应力工程和牺牲硅化物接触材料来实现这一功能 , 。在 14nm FinFET 架构中，单晶硅鳍片具有极窄的横截面几何形状，使得在原始鳍片上直接形成接触极易产生严重的寄生接入电阻和硅沟道消耗 , 。为解决这些基本的器件限制，需在源/漏（S/D）凹槽刻蚀后执行 14nm 加高源漏外延工艺，直接在暴露的鳍片腔体表面上生长高掺杂的凸起晶体结构 , 。
对于 p 型沟道金属氧化物半导体（pMOS）器件，该模块采用高锗含量、硼掺杂的硅锗（SiGe）材料堆叠，通过 SiGe 选择性外延来充当嵌入式沟道应力源 , 。由于块体 SiGe 的固有晶格常数超过了下层的硅，生长出的 S/D 外延层沿鳍片沟道长度方向施加单轴压应力，从而改变电子能带结构，降低空穴有效质量并提升驱动电流 , 。对于 n 型沟道金属氧化物半导体（nMOS）器件，则选择性生长原位磷掺杂的硅或碳掺杂硅，以在保持浅结分布的同时最大限度地降低接触电阻 , 。该步骤被战略性地放置在更广泛的 14nm FinFET 工艺流程中，它接收由栅极侧墙电介质隔离物包围的凹槽鳍片腔体，并为下游的硅化和接触金属化模块提供精确刻面、高掺杂的单晶接触区 , 。
Guided route · 结构导览
S/D Si/SiGe Epitaxy
本文对应「14nm FinFET 结构主线」第 3 站：源漏。6 站走完整条流程，每站附原理导读与 2.5D 截面演进。
- 1有源区
- 2栅极坐标
- 3源漏本文对应
- 4最终栅
- 5接触
- 6后段交付
上游输入状态
在进入外延模块之前，晶圆需经过各向异性干法刻蚀，以在有源硅鳍片阵列内形成凹槽源/漏腔体 , 。外延设备所继承的物理状态表现为复杂的、多材料的表面拓扑结构，包括暴露的单晶硅鳍片面（{100}、{110} 和 {113} 晶面）、非晶氮化硅栅极侧墙隔离物以及氧化物浅沟槽隔离（STI）区域 , 。
暴露的单晶硅表面的原子洁净度和结构完整性对于晶体晶种的生长至关重要 , 。上游干法刻蚀操作不可避免地会在凹槽鳍片侧壁和腔体底部留下天然氧化层、表面晶格损伤和卤化物刻蚀残留物 , 。如果不加以处理，表面氧原子会破坏进入的吸附原子的晶格排列，导致外延位错网络、多晶生长或完全的非晶成核失败 , 。因此，在半导体气体注入之前，必须进行原位表面预处理，结合化学氧化物解吸和在还原性氢环境下的低温热预烘烤 , 。然而，预烘烤过程中的热预算必须严格限制，以防止精细的 14nm 硅鳍片发生物理结构变形或回流 , 。
物理和化学机制
控制该模块的基本原理是 FinFET 选择性外延机制，其在减压化学气相沉积（RPCVD）动力学下运行 , 。选择性外延依赖于在单晶硅表面的化学沉积与相邻电介质表面的化学刻蚀之间保持严格的热力学和动力学平衡 , , 。
在 SiGe 外延生长集成过程中，用于硅的气相前驱体（如二氯硅烷或硅烷）、用于锗的甲锗烷以及用于 p 型掺杂剂的乙硼烷，与作为选择性辅助刻蚀剂的氯化氢一同注入反应器 , , 。前驱体吸附原子被吸附到暴露的单晶硅鳍片表面，并在原子表面迁移以占据低能晶格位点，从而延续下层的晶格模板 , 。
相反，在氮化硅隔离物或 STI 氧化物等非晶电介质表面，吸附原子的吸附能显著较低，导致物质成核为孤立、结合力弱的非晶团簇 , 。氯化氢会选择性地攻击这些不稳定的电介质表面团簇，其动力学刻蚀速率远高于单晶硅上的外延沉积速率 , , 。因此，电介质上的成核作用被完全抑制，而鳍片表面则持续进行外延生长 , 。
从固体物理的角度来看，嵌入式 SiGe 由于晶格常数不匹配，在沟道中引入了单轴压应力 , 。这种机械应力打破了布里渊区中心价带的简并性，使重空穴和轻空穴能带分裂，同时减少了带间空穴散射 , 。同时，跨晶体取向的各向异性生长动力学导致主要在 {111} 和 {113} 等低生长速率平面上形成刻面，产生标志性的菱形（sigma-shape）外延轮廓，从而在优化沟道应力接近度的同时控制横向侧墙的侵蚀 , 。
下游影响与失效传播
S/D 外延过程中确定的几何、结构和成分特征直接决定了 14nm FinFET 工艺流程集成中下游模块的工艺窗口和最终晶体管的电气行为 , 。
外延生长过程中的方向性权衡引入了复杂的架构平衡：
- 外延合并与 。寄生电容：扩大横向外延生长使相邻鳍片结构合并为一个统一的接触垫，增加了总接触表面积，并显著降低了源/漏串联电阻 , 。然而，过度的横向扩展会增加寄生栅-源/漏重叠电容，并提高与相邻栅极结构短路的风险 , 。
- 预烘烤热预算限制：过高的预烘烤温度或长时间的热暴露会导致硅鳍片回流、拐角圆化，以及先前注入模块中掺杂剂的不必要重新分布 , 。
- 选择性刻蚀剂平衡：氯化氢分压不足会导致栅极侧墙隔离物上出现非选择性的寄生成核，从而在栅极和源/漏端子之间形成直接的电气短路 , 。反之，过高的氯化氢流量会导致下层硅鳍片腔体出现不必要的化学刻蚀，从而扭曲凹槽模板 。
失效模式直接传播到器件电气性能的退化：
- 通过形成位错导致的应力弛豫：如果 SiGe 选择性外延中的锗含量超过了弹性应力调节的临界层厚度，异质结界面处就会产生失配位错 。这些位错充当载流子产生-复合中心，增加了结漏电流，同时降低了应力诱导的迁移率增益 。
- 图案依赖性和微加载效应：密集电路布局和孤立电路布局中暴露硅图案密度的差异会改变局部前驱体的消耗速率 , 。这种微加载效应导致外延高度、锗含量和掺杂掺入量的空间不均匀性，表现为芯片上的阈值电压变化 , 。
走进实际步骤
要了解此个外延步骤如何在批量制造流程中运行，请直接查看步骤详情： 在交互式流程中打开 SD_ESI 步骤 124 。
在步骤 124 中，选择性 Si 和 SiGe 源/漏外延是在自动化 RPCVD 单片多腔室集群系统中执行的 。操作顺序从氢气流下的原位热解吸烘烤开始，以在不改变狭窄硅鳍片几何形状的情况下解吸薄的天然氧化物 , 。一旦表面清洁度验证完成，工艺气体流量（包括硅前驱体、锗前驱体、原位掺杂剂和氯化氢）将在低压和受控的热条件下稳定下来 , 。沉积和刻蚀动力学同时发生，构建出由侧墙隔离物限制的、刻面清晰的高掺杂单晶半导体区域 , , 。对分压比和空间热分布的实时控制确保了晶圆上不同图案密度区域外延高度和应力性能的一致性 , 。
相关学习路径
选择性外延模块与相邻的前段工艺和中段工艺步骤密切协作：
- 凹槽刻蚀模块：上游干法刻蚀定义了外延腔体所继承的腔体深度、侧壁取向和表面清洁度要求 , 。
- 替代金属栅极（RMG）模块：外延过程中的热预算限制保护了伪栅极和侧墙隔离物的完整性，确保随后的高 k 金属栅极（HKMG）堆叠沉积不受影响 , 。
- 接触硅化模块：加高源/漏外延提供了在硅化物形成过程中消耗的牺牲单晶材料，防止了金属侵蚀到有源沟道区域 , 。
- 化学机械平坦化（CMP）模块：下游层间电介质平坦化依赖于一致的外延高度分布，以避免过度抛光或接触孔刻蚀不足 , 。
未来展望
随着器件架构从 14nm FinFET 节点扩展到全环绕栅极（GAA）纳米片和互补场效应晶体管（CFET），选择性外延机制面临着日益复杂的物理要求 。在纳米片架构中，选择性外延不仅用于加高源/漏应力工程，还用于在高度受限的水平沟道内进行交替牺牲层生长和内部隔离物形成 。掌握原子级的动力学选择性、微加载抑制以及跨三维几何结构的陡峭掺杂分布，是逻辑缩减持续发展的基石 , 。