14nm制程中的选择性硅与硅锗外延集成：原理、应变动力学及集成逻辑

完整工艺流程中的功能

在现代 14nm FinFET 逻辑制造中，加高源漏外延通过同时管理寄生串联电阻、沟道应力工程和牺牲接触材料，发挥着基础性作用。14nm 架构中的单晶硅鳍片具有极其狭窄的横截面几何形状，使得在原始鳍片上直接形成接触极易引发严重的寄生接入电阻以及下游硅化过程中的灾难性硅沟道消耗。

外在的源极与漏极串联电阻无法通过栅极电压进行调制，它会引发寄生电压降，从而降低晶体管的整体跨导和驱动电流。为了克服这些器件限制，在源/漏凹槽刻蚀后执行加高源漏外延，利用高掺杂单晶半导体材料填补凹陷的鳍片腔体。

对于 p 沟道晶体管（pMOS），该模块采用高锗含量、硼掺杂的硅锗（SiGe）材料堆叠，以充当嵌入式沟道应力源。由于块体 SiGe 的固有晶格常数超过下层硅，嵌入式 S/D 外延层沿鳍片沟道长度方向施加单轴压应力。沟道中的压缩应变通过降低空穴有效质量来调制价带结构，从而在不激进缩放阈值电压的情况下提升载流子迁移率并增加驱动电流。对于 n 沟道晶体管（nMOS），则选择性生长原位磷掺杂的硅或碳掺杂硅，以在保持浅结分布的同时最大限度地降低接触电阻。

在先进的CMOS工艺流程中，CMOS外延模块位于延伸区/光环结形成之后、层间介质（ILD0）沉积和替代金属栅极（RMG）模块处理之前 [P1]。该步骤战略性地置于更广泛的 14nm FinFET 工艺流程中，它接收由栅极侧墙电介质隔离物包围的凹槽鳍片腔体，并为下游硅化和接触金属化模块提供精确刻面、高掺杂的单晶接触区。将其放置在第三侧墙沉积模块之前至关重要，因为外延源/漏的几何形状和应力源轮廓必须在形成用于隔离源/漏区域并确定下游接触对齐的附加侧墙之前完全确定。

上游输入状态

在进入外延腔室之前，晶圆经过各向异性干法刻蚀，以在有源硅鳍片阵列内形成凹槽源/漏腔体。外延设备继承的物理状态表现为多材料表面拓扑结构，包括暴露的单晶硅鳍片面（{100}、{110} 和 {113} 晶面）、非晶氮化硅栅极侧墙隔离物以及氧化物浅沟槽隔离（STI）区域。

暴露的单晶硅表面的原子洁净度和结构完整性对于无缺陷晶体晶种的成核生长至关重要。上游干法刻蚀操作不可避免地会在凹槽鳍片侧壁和腔体底部留下天然氧化层、表面晶格损伤、人工氧化硅皮和卤化物刻蚀残留物。如果不加以处理，表面氧原子会破坏进入的吸附原子的晶格排列，导致外延位错网络、多晶生长或完全的非晶成核失败。

为了准备表面，在进入外延生长系统之前，需要执行专门用于去除人工氧化硅皮的化学刻蚀步骤。一旦进入外延腔室，在半导体气体注入之前，需在还原性氢气氛围下进行原位低温热解吸预烘烤，以去除任何残留的氧化皮痕迹。然而，预烘烤过程中的热预算必须受到严格限制，以防止精细硅鳍片发生物理结构变形或回流。

物理与化学机制

选择性沉积意味着硅沉积在裸露的硅区域上，而不会沉积在诸如二氧化硅或氮化硅的其他薄膜上 [T1]。选择性外延在减压化学气相沉积（RPCVD）动力学下运行，依赖于在单晶硅表面的化学沉积与相邻电介质表面的化学刻蚀之间保持严格的热力学和动力学平衡。

在 SiGe 外延生长过程中，用于硅的气相前驱体（如二氯硅烷或硅烷）、用于锗的甲锗烷以及用于 p 型掺杂剂的乙硼烷，与作为选择性辅助刻蚀剂的氯化氢（HCl）一同注入反应器。前驱体吸附原子吸附到暴露的单晶硅鳍片表面，并在原子表面迁移以占据低能晶格位点，从而延续下层的晶格模板。

相反，在氮化硅隔离物或 STI 氧化物等非晶电介质表面，吸附原子的吸附能显著较低，导致物质成核为孤立、结合力弱的非晶团簇。氯化氢选择性地攻击这些不稳定的电介质表面团簇，其动力学刻蚀速率远高于单晶硅上的外延沉积速率。因此，电介质上的成核作用被抑制，而鳍片表面则持续进行外延生长。

从固体物理的角度来看，嵌入式 SiGe 由于晶格常数不匹配，在沟道中引入了单轴压应力。这种机械应力打破了布里渊区中心价带的简并性，使重空穴和轻空穴能带分裂，同时减少了带间空穴散射。同时，跨晶体取向的各向异性生长动力学导致主要在 {111} 和 {113} 等低生长速率平面上形成刻面，产生标志性的菱形（sigma-shape）外延轮廓，从而在优化沟道应力接近度的同时控制横向侧墙的侵蚀。

下游影响与失效传播

S/D 外延过程中确定的几何、结构和成分特征直接决定了 14nm FinFET 工艺流程中下游模块的工艺窗口和最终晶体管的电气行为。

外延生长过程中的方向性权衡引入了复杂的架构平衡：

• 外延合并与寄生电容：扩大横向外延生长使相邻鳍片结构合并为一个统一的接触垫，增加了总接触表面积，并显著降低了源/漏串联电阻。然而，过度的横向扩展会增加寄生栅-源/漏重叠电容，并提高与相邻栅极结构短路的风险。
• 预烘烤热预算限制：过高的预烘烤温度或长时间的热暴露会导致硅鳍片回流、拐角圆化，以及先前注入模块中掺杂剂的不必要重新分布。
• 选择性刻蚀剂平衡：氯化氢分压不足会导致栅极侧墙隔离物上出现非选择性的寄生成核，从而在栅极和源/漏端子之间形成直接的电气短路。反之，过高的氯化氢流量会导致下层硅鳍片腔体出现不必要的化学刻蚀，从而扭曲凹槽模板。

失效模式直接传播到器件电气性能的退化：

• 通过形成位错导致的应力弛豫：如果 SiGe 选择性外延中的锗含量超过了弹性应力调节的临界层厚度，异质结界面处就会产生失配位错。这些位错充当载流子产生-复合中心，增加了结漏电流，同时降低了应力诱导的迁移率增益。
• 图案依赖性和微加载效应：密集电路布局和孤立电路布局中暴露硅图案密度的差异会改变局部前驱体的消耗速率。这种微加载效应导致外延高度、锗含量和掺杂掺入量的空间不均匀性，表现为芯片上的阈值电压变化。

走进实际步骤

要了解此外延步骤如何在批量制造流程中运行，请直接查看步骤详情： 在交互式流程中打开步骤详情。

在该工艺模块中，选择性 Si 和 SiGe 源/漏外延是在自动化 RPCVD 单片多腔室集群系统中执行的。操作顺序从氢气流下的原位热解吸烘烤开始，以在不改变狭窄硅鳍片几何形状的情况下解吸薄的天然氧化物。一旦表面清洁度验证完成，工艺气体流量（包括硅前驱体、锗前驱体、原位掺杂剂和氯化氢）将在低压和受控的热条件下稳定下来。沉积和刻蚀动力学同时发生，构建出由侧墙隔离物限制的、刻面清晰的高掺杂单晶半导体区域。对分压比和空间热分布的实时控制确保了晶圆上不同图案密度区域外延高度和应力性能的一致性。

相关学习路径

选择性外延模块与相邻的前段工艺和中段工艺步骤密切协作：

• 凹槽刻蚀模块：上游干法刻蚀定义了外延腔体所继承的腔体深度、侧壁取向和表面清洁度要求。
• 替代金属栅极（RMG）模块：外延过程中的热预算限制保护了伪栅极和侧墙隔离物的完整性，如 14nm FinFET 替代栅极集成工艺流程 中所述，确保随后的高 k 金属栅极堆叠沉积不受影响。
• 接触硅化模块：加高源/漏外延提供了在硅化物形成过程中消耗的牺牲单晶材料，防止了金属侵蚀到有源沟道区域。
• 化学机械平坦化（CMP）模块：14nm FinFET 接触刻蚀停止层与前金属介质集成工艺流程 中涵盖的下游层间电介质平坦化依赖于一致的外延高度分布，以避免过度抛光或接触孔刻蚀不足。

未来展望

随着器件架构从 14nm FinFET 节点扩展到全环绕栅极（GAA）纳米片和互补场效应晶体管（CFET），选择性外延机制面临着日益复杂的物理要求。在纳米片架构中，选择性外延不仅用于加高源/漏应力工程，还用于在高度受限的水平沟道内进行交替牺牲层生长和内部隔离物形成。掌握原子级的动力学选择性、微加载抑制以及跨三维几何结构的陡峭掺杂分布，是逻辑缩减持续发展的基石。