40nm背照式CMOS图像传感器双通孔集成：工艺流原理与器件物理

在整个流程中的作用

在40nm背照式（BSI）CMOS图像传感器中，通孔二（V2）模块是第二层金属互连与后续第三层金属之间的关键层间连接步骤。在BSI CMOS图像传感器架构中，正面金属叠层承载像素读出信号、偏置线以及外围逻辑互连，所有这些都必须通过逐级通孔层路由至焊垫和外部电路。具体而言，通孔二模块接收已完成且平坦化的第二层层间介质（ILD2）叠层及其金属二布线，其下游输出是集成在双大马士革方案中、经过图形化与刻蚀的通孔腔体矩阵，从而与第三层金属建立可靠的垂直电气连续性。

40nm通孔二集成不仅仅是一个机械连接步骤。在BSI CMOS图像传感器中，正面金属叠层还充当光学反射层，将未被吸收的光子重新导向光电二极管阵列，从而提高量子效率。因此，通孔二的图形密度和几何形状同时影响电气寄生参数和光学行为。V2模块必须提供低电阻的通孔接触、对相邻金属层的最小寄生电容，以及适合后续KrF光刻定义第三层金属的表面形貌。在此阶段引入的任何不连续性、空洞或对准偏差都会传播至所有后续互连层，并可能降低像素读出路径的信号完整性。

对于更广泛的40nm BSI CMOS图像传感器工艺流程，V2模块处于一个关键节点，互连复杂度从像素阵列局部路由过渡到更宽泛的外围及列并行信号路由。集成逻辑要求通孔二在保持与下方金属二特征对准精度的同时，为后续的第三层金属沟槽光刻提供稳健的工艺窗口。

入口状态与序列逻辑

上游依赖关系

V2模块工艺流程开始于第二层层间介质集成及化学机械平坦化（CMP）已在金属二导体上方形成平坦化表面之后。介质叠层必须表现出低总厚度变化和最小的表面缺陷密度，因为通孔二光刻步骤依赖于先进技术节点固有的浅焦深。来自ILD2 CMP步骤的任何残余形貌都会直接缩小通孔二图形化的聚焦预算，进而影响整个晶圆上通孔关键尺寸（CD）的均匀性。

在40nm BSI CMOS图像传感器中，入口状态还包括底层硅器件层中已完成的钉扎光电二极管（PPD）结构、传输栅极和浮置扩散（FD）节点。构建在这些器件上方的正面互连叠层不得引入应力或污染，以免改变PPD或FD区域经过精心设计的掺杂分布。先前的工艺步骤已经确立了定义光电二极管和FD电气特性的离子注入及激活退火序列。通孔二集成必须通过避免过度的热预算或通孔刻蚀过程中的等离子体诱导损伤来保持这些特性。

序列排序逻辑

V2光刻集成原则规定，在先通孔双大马士革工艺中，通孔二的光刻和刻蚀步骤发生在金属三沟槽定义之前。与单大马士革方案中分别填充和抛光通孔不同，通孔二光刻和等离子体刻蚀首先在介质叠层中定义垂直腔体，为后续金属三沟槽图形化做好准备，随后通过一次统一的阻挡层、种子层、电镀金属填充和CMP平坦化序列同时完成这两个层间特征。这种排序确保了通孔插塞与上方金属三沟槽及下方金属二焊垫自对准，同时简化了CMP步骤。

40nm BSI CMOS图像传感器通孔二集成的集成逻辑要求与用于通孔图形化的KrF光刻进行精心协调。必须选择光刻胶和下方的底部抗反射涂层（BARC）或硬掩膜叠层，以提供对ILD材料足够的刻蚀选择性，同时保持实现可靠金属化所需的通孔CD控制。

物理与化学机制

通孔图形化与刻蚀化学

通孔二的形成始于采用KrF光学光刻的VIA 2 - Photo步骤，光刻胶通过定义通孔矩阵的掩模版进行曝光。光刻胶中的光敏化合物在吸收光子后发生化学变化，改变其在显影液中的溶解度。为了防止高深宽比特征在湿法显影过程中由毛细管力引起图形塌陷，曝光剂量和焦深必须紧密配合。对掩模版应用光学邻近效应修正（OPC），以抵消密集通孔节距下的光学衍射和邻近干涉。

随后的介质刻蚀是各向异性反应离子刻蚀（RIE）过程，其中基于碳氟化合物的等离子体与介质材料发生化学反应，同时离子轰击提供方向性刻蚀。刻蚀化学必须对下方的金属二导体实现高选择性，以防止对金属焊垫的过刻蚀或损伤，否则会增加接触电阻或导致断路。刻蚀还必须保持垂直、平滑的侧壁轮廓，以确保后续工艺中阻挡层的均匀沉积。

双大马士革金属化与CMP

在通孔二刻蚀、光刻胶去除以及后续金属三沟槽光刻和刻蚀之后，一层共形扩散阻挡层（如ALD或PVD TiN或TaN）衬覆在通孔和沟槽的侧壁上。阻挡层防止铜或其他导电金属迁移到周围介质和下方硅中，这对于维持CMOS图像传感器像素的暗电流和低噪声性能至关重要。随后沉积薄种子层，为电镀提供导电成核表面。

金属填充过程依赖于电化学沉积，其中电镀液中的金属离子在阴极晶圆表面被还原。电镀化学中的超填充添加剂促进狭窄通孔结构内的自底向上填充，抑制钥匙孔状空洞的形成。最后，化学机械平坦化去除多余的金属和阻挡层薄膜，停在上层介质上，为下游金属化层提供平坦的表面。

掺杂与结完整性

在40nm BSI CMOS图像传感器中，通孔二工艺发生在定义PPD和FD掺杂分布的关键离子注入及激活退火步骤之后。必须严格限制通孔二模块的热预算——包括任何金属化后退火——以防止下方结中的掺杂剂再分布。高温可能导致掺杂剂扩散，从而拓宽结轮廓并破坏PPD中精心设计的电场分布。

PPD的高浓度p+表面层产生一个强的表面漂移电场，有效地收集光生载流子，同时钝化Si–SiO₂界面处的界面态。任何来自通孔二模块的热扰动若改变此掺杂分布，都可能降低光灵敏度并增加暗电流。因此，集成逻辑要求最小化通孔二的热预算，并确保器件注入的激活退火严格保持在上游完成。

界面与失效传播

通孔-金属界面

通孔二插塞与下方金属二焊垫之间的界面是一个主要的失效传播点。此界面处的阻挡层覆盖不足、清洗残留或界面氧化物形成会增加接触电阻，这会直接降低CMOS图像传感器的转换增益和读出噪声。转换增益取决于FD节点的总电容，而读出路径中的任何额外寄生电阻或RC延迟都会降低信号带宽并增加时域噪声。

在40nm BSI CMOS图像传感器中，由于正面金属叠层也用作光学反射器，通孔-金属界面处的空洞或分层会产生局部光学散射中心。这种散射降低了整体叠层的反射率，从而降低了量子效率。失效方向性传播如下：通孔电阻增加 → 像素读出速度变慢 → 时域噪声增加 → 低光照条件下信噪比恶化。

通孔-ILD界面

通孔二侧壁与ILD材料之间的界面影响相邻通孔插塞之间以及邻近金属线之间的寄生电容。在先进技术节点中，互连间距的减小增加了电容耦合，可能导致像素读出信号路径之间的串扰。虽然BSI架构将主光电二极管阵列移至晶圆背面，但正面互连串扰对于高速列并行读出架构仍然是一个关键关注点。

刻蚀通孔孔的介电常数和侧壁粗糙度影响阻挡层的保形性以及有效通孔电容。粗糙的侧壁可能导致阻挡层变薄或产生局部针孔，为金属扩散进入ILD乃至最终朝向活性硅基板提供路径。硅中的金属污染会在PPD耗尽区引入产生-复合中心，直接抬高暗电流和白像素缺陷计数。

CMP与形貌传播

完成通孔二和金属三层级的双大马士革CMP步骤必须去除多余的金属和阻挡层材料，同时保持表面平坦度。宽金属特征的碟形凹陷和介质侵蚀会造成局部形貌变化，这会减少后续光刻步骤的焦深余量。在40nm节点，光学聚焦预算受限的情况下，形貌偏差会导致局部CD变化，进而传播为良率损失。

CMP不均匀性的下游后果包括：线宽变化、薄层电阻漂移、整个像素阵列的信号时序偏差以及列级固定模式噪声（FPN）。集成权衡要求平衡CMP去除速率：激进的抛光提高了产能，但增加了碟形凹陷和侵蚀风险；而保守的抛光保持了平坦度，但冒着在ILD表面残留导电金属的风险，从而导致线间短路。

模块实操演练

交互式工艺流程提供了对40nm BSI CMOS图像传感器通孔二集成的逐步演练。您可以在交互式流程中打开VIA 2 - 光刻步骤，查看V2模块工艺流程中的确切操作顺序。

这一步代表了一个关键节点，此时通孔二光刻图形已建立，即将开始介质等离子体刻蚀。前面的步骤已经完成了第二层层间介质叠层，而随后的步骤将完成介质刻蚀、金属三沟槽图形化、双大马士革金属填充和CMP平坦化。理解晶圆在这一特定步骤的状态——包括光刻胶轮廓、焦深余量以及套刻对准——对于诊断通孔二模块中限制良率的缺陷至关重要。

为了更广泛地了解此模块在完整40nm BSI CMOS图像传感器工艺流程中的位置，概述性的40nm BSI CMOS图像传感器工艺流程文章提供了完整的集成背景。上游的40nm BSI CMOS图像传感器第二层层间介质集成工艺流程描述了直接供给通孔二步骤的ILD2模块，而下游的40nm BSI CMOS图像传感器第三层金属互连集成工艺流程涵盖了通孔二所实现的金属三模块。

背照式特有的集成考量

背面减薄交互作用

在背照式架构中，半导体必须进行减薄，以便大部分光线可以在耗尽区内被吸收 [T2]。正面互连叠层——包括通孔二层级——是在晶圆翻转并键合到载片晶圆上进行背面减薄之前完成的。背面减薄工艺使用机械研磨，随后对阻挡层进行选择性湿法刻蚀，此减薄步骤的质量取决于整个正面叠层的均匀性。如果通孔二模块引入了显著的厚度变化或应力，背面减薄可能会产生不均匀的硅厚度，这直接影响光路长度，并可能导致像素间灵敏度差异。

某些BSI CMOS图像传感器架构中使用的芯片对晶圆混合键合类型，要求正面通孔和金属叠层具有低形貌和稳健的机械完整性。通孔二空洞或分层可能在键合和减薄序列期间传播，导致仅在最终晶圆测试时才能检测到的像素区域缺陷，从而显着降低良率。

封装级后果

在BSI CMOS图像传感器裸片完成（包括所有正面互连层级）之后，它被封装在透明基板和模塑料中，这些材料在像素阵列周围形成气密密封。通孔二层级作为中间互连层，对整体的裸片级应力分布有贡献。通孔二层级处过高的金属密度或非均匀通孔分布可能会产生应力集中，导致封装期间裸片开裂。用于气密图像传感器封装的阻挡结构和模塑工艺旨在适应裸片的机械性能，但互连叠层中显着的非均匀性可能超出这些结构的应力承受能力。

相关学习路径

研究通孔二集成的工程师还应该探索40nm BSI CMOS图像传感器互连叠层中的相邻模块。40nm BSI CMOS图像传感器第三层金属互连集成工艺流程直接跟随通孔二模块，并依赖其提供的表面质量。40nm BSI CMOS图像传感器第二层层间介质集成工艺流程提供了通孔二步骤所连接的上游介质和金属二结构。为了全面查看所有模块及其依赖关系，总括性的40nm BSI CMOS图像传感器工艺流程文章映射了从器件形成到最终钝化的整个集成顺序。

未来展望

40nm BSI CMOS图像传感器中的通孔二集成正朝着三维（3D）堆叠架构发展，其中像素阵列和读出电路分别在不同的晶圆上制造，并通过面对面方式键合。在3D堆叠BSI CMOS图像传感器中，传统的正面通孔和互连叠层可能被硅通孔（TSV）和混合键合界面所替代或增强，这些界面直接将像素裸片与下方的逻辑电路连接起来。这一趋势减少了像素裸片上传统互连层级的数量，但增加了每个剩余通孔层级用于键合层间信号路由的关键性。

此外，CMOS图像传感器与微流体和无透镜成像平台的融合正在推动像素尺寸更小，并对通孔CD控制提出了更严格的要求。通孔二模块将需要采用先进的图形化技术——包括多重曝光和自对准通孔方法——以在这些缩小的尺寸下保持良率，同时保持定义BSI CMOS图像传感器性能的低暗电流和高量子效率。