在完整流程中的角色
在40nm背面照明（BSI）CMOS图像传感器工艺流程中，通孔一（V1）集成模块作为晶体管级前段工艺（FEOL）器件与多层金属互连堆叠之间的首个垂直互连桥梁，实现像素读出和外围电路布线 。在第一层层间介质（ILD1）沉积并平坦化覆盖像素和外围晶体管的栅极结构及源漏接触之后，V1模块必须通过该介质层开启可靠的电气通路，以便后续金属一（M1）导线能够连接到下方的有源区和栅极端子 。
与标准逻辑节点相比，40nm BSI CMOS图像传感器架构对该模块提出了独特要求 。在背面照明传感器中，正面金属化不仅需要承担信号布线的功能，在某些设计中还充当光学反射镜，将光子重新导向光电二极管，从而提升量子效率 。这种光电双重角色意味着V1的图形密度、布局以及周围ILD1表面的形貌都会对后续的电气连续性和光学性能产生影响 。V1模块接收一个带有嵌入式接触结构的已平坦化ILD1表面，并需提供经过图形化、刻蚀和金属填充的通孔阵列，该阵列必须结构牢固、低电阻，并与后续M1的光刻和镶嵌或金属填充步骤兼容 。
如需更深入地了解本模块之前的步骤，可参考40nm BSI CMOS图像传感器第一层层间介质集成工艺流程，该文章提供了在V1图形化开始前介质层如何制备的基础背景 。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
VIA 1 - Photo
在 40nm BSI CMOS Image Sensor 中，“40nm BSI CMOS Image Sensor via-one integration process flow”对应 V1 模块的第 164 步。
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初始状态与顺序逻辑
上游依赖关系
在40nm BSI CMOS图像传感器序列中，V1模块在多个关键的FEOL和ILD1步骤完成之后进入 。像素阵列通常包含钉扎光电二极管（PPD）、传输门、复位晶体管、源跟随晶体管和行选晶体管——这些器件均通过一系列严格排序的离子注入和激活退火工艺形成 。钉扎光电二极管的掺杂分布，包括表面p+钉扎层和埋入式n型电荷存储区，在晶圆进入V1工艺时已经确定 。这意味着V1模块步骤中引入的任何热预算都必须受到限制，以免改变先前设计的、决定暗电流、满阱容量和转换增益的结分布 。
沉积在这些晶体管结构上方的ILD1层提供了电气隔离，并为V1光刻提供了平坦化的基底 。该ILD1的表面平坦度继承自FEOL形貌——栅极高度、侧墙尺寸和接触形貌都会向上传播 （工程实践）。如果ILD1平坦化不充分，V1光刻胶在像素阵列与外围区域之间的厚度将出现差异，直接影响光刻临界尺寸的均匀性 （工程实践）。
下游交付物
V1模块完成后，必须向M1模块交付一个表面，其上通孔已被清洁刻蚀，底部无ILD1残留，且侧壁轮廓适合后续的金属阻挡层和种子层沉积 。后续的M1导线将把像素信号路由至列读出电路，在BSI设计中，金属叠层的几何形状还会影响光学串扰行为，因为正面金属化可以充当反射镜，而如果图形化不良，则可能成为散射源 。40nm BSI CMOS图像传感器金属二互连集成工艺流程在V1启动的金属叠层基础上进一步构建 。
物理与化学机理
VIA 1 — 光刻集成原理
V1模块的工艺流程始于光刻，VIA 1 — 光刻集成原理由曝光辐射与不均匀形貌衬底上的光刻胶之间的相互作用所支配 。在40nm节点，氟化氪（KrF）光刻常用于通孔图形化 （工程实践）。KrF光刻工作在特定曝光波段，结合适当的数值孔径和相移或离轴照明技术，能够解析该节点的通孔特征，同时保持足够的焦深以容纳ILD1残余形貌 （工程实践）。
光刻步骤的核心物理过程涉及化学放大光刻胶中的光致产酸剂（PAG） 。吸收光子后，PAG释放出酸性催化剂，在随后的曝光后烘烤（PEB）过程中，该催化剂通过光刻胶基体扩散，并切断聚合物主链上的保护基团 （工程实践）。这种去保护反应将曝光区域从显影液中的不可溶转变为可溶 （工程实践）。酸的扩散长度必须仔细平衡：过短会导致光刻图形缺乏侧壁光滑度，不利于清洁的通孔刻蚀；过长则会降低CD控制，可能导致相邻金属层之间的通孔短路或断路 （工程实践）。
在40nm节点选择KrF光刻用于V1，反映了成本、生产效率和分辨率之间的权衡 （工程实践）。虽然氟化氩（ArF）光刻在更小节点上提供更优的分辨率，但KrF在40nm尺寸的通孔图形化上能提供足够的工艺窗口，同时利用成熟、高吞吐量的设备组和光刻胶化学体系 （工程实践）。
刻蚀化学与轮廓形成
光刻之后，V1图形通过各向异性干法刻蚀转移到ILD1材料中——通常是二氧化硅或低介电常数材料 。刻蚀化学依赖于氟基等离子体，该等离子体选择性地去除介质，而光刻胶和下方的硬掩模（如果存在）则作为刻蚀掩模 。刻蚀必须通过离子轰击驱动的化学刻蚀与钝化侧壁保护相结合的方式来实现方向性轮廓 。聚合性气体在刻蚀过程中在通孔侧壁上沉积氟碳钝化膜，防止横向钻蚀，并在整个介质深度内保持通孔CD 。
刻蚀终点检测至关重要：过刻蚀不足会在通孔底部留下ILD1残留，导致高接触电阻或完全断路；而过量过刻蚀则会损坏下方的接触或栅极结构，可能增加漏电流或退化晶体管特性 。其中的物理过程涉及化学刻蚀（各向同性且温度依赖）和物理离子轰击（方向性且能量依赖）之间的速度竞争，而钝化化学则提供了对最终通孔轮廓的第三个控制轴 （工程实践）。
阻挡层与金属填充
通孔刻蚀完成后，会通过原子层沉积（ALD）或化学气相沉积（CVD）在通孔侧壁和底部衬里一层扩散阻挡层——通常由难熔金属氮化物形成——以防止金属扩散进入介质或硅中 。该阻挡层的保形性由ALD或CVD前驱体表面化学和通孔深宽比决定：更高的深宽比挑战前驱体向通孔底部的传输，可能导致阻挡层覆盖变薄或不连续 （工程实践）。
金属填充——通常由CVD沉积的钨或电镀沉积的铜（在镶嵌工艺中）——必须完全填满通孔，无空洞或缝隙 。形核与生长机制不同：钨CVD涉及钨前驱体在阻挡层表面的还原，晶粒从侧壁和底部向内生长；而铜电镀需要种子层，并涉及形核、电镀和随后的化学机械平坦化（CMP） （工程实践）。
界面与失效传播
ILD1表面到V1光刻界面
完成的ILD1表面与V1光刻胶叠层之间的界面是主要的失效传播路径 。如果ILD1平坦化在像素阵列和外围逻辑区域之间留下残余台阶高度差异，V1光刻胶将表现出厚度不均匀性 。这直接转化为面内CD变化，因为曝光剂量和PEB酸扩散在厚光刻胶与薄光刻胶区域中的表现不同 。结果可能是通孔CD变化传播为接触电阻变化，进而劣化像素到像素的信号均匀性——这是图像传感器的一个关键参数 （工程实践）。
V1刻蚀到下方接触界面
V1刻蚀工艺与下方接触焊盘或栅极表面之间的界面代表了另一个关键失效边界 。刻蚀必须在ILD1与接触界面处或略微下方停止，而不损坏下方的材料 。在像素区域，下方的结构可能包括传输门、复位晶体管或源跟随晶体管的源漏接触——每个都带有在FEOL工艺中精心设计的具体掺杂分布 。在V1过刻蚀过程中对这些浅结造成的任何等离子体损伤都可能引入产生-复合中心，增加暗电流并劣化像素的信噪比 。
其方向性权衡是明确的：刻蚀深度不足导致通孔断路，而刻蚀深度过大则导致结损伤 。随着技术节点缩小，工艺窗口变窄，因为ILD1厚度和结深度同时减小，压缩了可用的过刻蚀余量 （工程实践）。
阻挡层连续性与金属填充完整性
阻挡层与金属之间的界面决定了长期可靠性 （工程实践）。如果阻挡层沉积未能实现连续覆盖——特别是在台阶覆盖最具挑战性的通孔底部拐角处——金属原子可能沿着晶界扩散进入ILD1或硅衬底，产生漏电路径甚至灾难性短路 。这种失效模式在图像传感器中尤其隐蔽，因为它在探针测试时可能不会立即显现，但在热和电应力下会随时间发展 （工程实践）。
对于基于铜的互连，铜种子层与电镀铜体之间的界面必须无氧化或污染，否则在后续退火过程中可能形成空洞 。这些空洞会增加通孔电阻，并可能在现场导致间歇性或硬断路 （工程实践）。电镀后去除多余铜的CMP步骤引入了另一条失效路径：过大的CMP压力可能侵蚀阻挡层，而凹陷会形成高度不均匀性，传播到M1光刻步骤 （工程实践）。
BSI背景下的光学相互作用
在40nm BSI CMOS图像传感器中，V1模块也间接参与光路 。虽然在BSI设计中光从背面进入，但正面金属叠层——从V1和M1开始——可以将未被吸收的光子反射回光电二极管，实际上对于硅吸收较弱的光波长（如近红外）加倍了光路长度 。V1结构的空间密度和几何排列因此影响整个像素阵列的反射率分布 。如果V1图案在某些区域过于密集，会产生不均匀的反射率，进而在图像中转化为固定图案噪声 （工程实践）。这种光电相互作用是图像传感器工艺集成的一个独特特征，在标准逻辑流程中没有直接类似物 。
探索实际模块
要探索40nm BSI CMOS图像传感器工艺中V1模块的完整逐步序列，读者可以在交互式流程中打开V1步骤164 。这个交互式资源允许您追踪每个子步骤——从光刻胶涂布和KrF曝光，到PEB、显影、介质刻蚀、阻挡层沉积和金属填充——在完整传感器制造序列的背景下进行 。
如需更广泛地了解V1模块在该技术世代中如何与其他模块配合，40nm BSI CMOS图像传感器工艺流程文章提供了从衬底制备到背面减薄和彩色滤光片组装的整个集成架构的概览 。
界面与失效传播：深度分析
热预算约束
V1模块中的一个关键方向性权衡涉及热预算 （工程实践）。阻挡层和金属沉积步骤——特别是CVD钨或铜退火——引入热能，可能驱动光电二极管和晶体管结中先前注入的掺杂剂扩散 。在钉扎光电二极管结构中，表面p+钉扎层的掺杂水平以及p+表面与埋入式n型区之间的结深度是暗电流和电荷转移效率的主要决定因素 。任何会加宽这些结或降低峰值掺杂水平的热处理都会劣化这些参数 。
这种相互作用的方向是单向的：来自V1工艺的热暴露只能加宽或降低先前形成的掺杂分布——它不能锐化或恢复它们 。这就是为什么FEOL中的离子注入和激活退火序列必须精心排序，使得最高温步骤发生在所有BEOL热暴露之前 。V1模块的热贡献虽然单独看来不大，但会与后续金属层工艺累积，并且总BEOL热预算必须受到限制，以保持FEOL器件特性 。
串扰与像素隔离
在BSI CMOS图像传感器中，像素间的光串扰和电串扰由硅外延层深度、隔离结构以及金属叠层的几何形状共同决定 。随着像素间距缩小——这一趋势因紧凑相机模组对更高分辨率的需求而加速——像素间距与光吸收长度之比发生反转，意味着相当一部分光生载流子产生于单个像素横向范围更深的深处 。这加剧了通过隔离结构下方载流子扩散形成的电串扰 。
V1模块对此问题的贡献是间接但确实存在的：像素上方金属的密度影响电场分布，并且如果金属线定位方式在局部产生应力或电荷引起的场扰动，则可能影响载流子收集路径 。此外，在堆叠式传感器设计中，像素阵列和读出电路位于不同平面，通过混合键合连接，V1模块在正面的金属化图案通过光学叠层与经背面减薄的硅相互作用 。
背面减薄兼容性
在BSI工艺中，在正面互连叠层——包括V1和所有后续金属层——完成后，晶圆被翻转并键合到支撑晶圆上，原始衬底从背面减薄以暴露出光电二极管区域 。这个减薄过程可能包括机械研磨，然后进行选择性湿法刻蚀至刻蚀停止层，这给正面叠层带来了几何约束 。如果V1和后续金属层引入显著的形貌起伏或应力，这些特征可能通过减薄过程传播，并影响减薄后硅层的均匀性 。
专利文献中描述了使用沟槽保护层和选择性刻蚀停止层，以在芯片到晶圆混合键合后实现均匀的背面厚度 。这些工艺的完整性取决于正面叠层——包括V1——足够平坦且机械强度足够，能够承受研磨和刻蚀力而不发生分层或开裂 。
相关学习路径
研究40nm BSI CMOS图像传感器通孔一集成的工程师应探索以下相关主题：
1 . 前端器件形成：在V1之前的钉扎光电二极管物理和掺杂分布工程在参考文献和中有深入探讨。理解PPD的表面钉扎层、埋入式n型区和传输门是如何形成的，为理解为什么V1热预算约束如此严格提供了基本背景 。
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ILD1集成：40nm BSI CMOS图像传感器第一层层间介质集成工艺流程文章解释了V1的介质基底是如何制备的，包括平坦化要求以及FEOL形貌对ILD1表面质量的影响 。
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金属二及后续金属层：在V1和M1之后，互连叠层通过40nm BSI CMOS图像传感器金属二互连集成工艺流程继续构建，该流程建立在V1模块奠定的基础上，并引入了额外的光、电相互作用层 。
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背面工艺与封装：正面互连完成后进行的BSI减薄和混合键合步骤在中描述，而气密封装图像传感器芯片的方法在中讨论。这些下游工艺依赖于在V1及后续金属模块期间建立的完整性和平坦度 。
未来展望
超越40nm世代的CMOS图像传感器的演进受到几个趋同趋势的驱动 。三维堆叠式BSI传感器，其中像素阵列和读出电路在不同晶圆上制造并通过混合键合连接，正在成为高性能成像的主导架构 。在这种模式中，正面V1互连的角色发生转变：它不再需要在同一平面上路由像素信号和外围逻辑，从而允许更宽松的设计规则和减少像素阵列上方的金属密度，这进而改善了光学反射率均匀性并减少了光学串扰 。
先进的光刻技术，包括多重图形化和最终的极紫外（EUV）光刻，正在被用于40nm以下节点的通孔图形化，但KrF光刻在40nm世代以及堆叠设计中某些间距宽松的层次上仍然具有成本效益 （工程实践）。持续的挑战是在工艺成本与对更紧通孔CD控制和更低接触电阻的需求之间取得平衡，因为像素尺寸持续缩小且转换增益要求变得更加严格 。
新兴材料——包括钌和钴作为替代阻挡层/种子层金属，以及先进的低k介质——正在被评估，看它们是否能在BSI工艺的热和机械应力下降低通孔电阻和RC延迟，同时保持可靠性 （工程实践）。此外，用于生物传感应用的微流体结构直接集成到图像传感器表面 ，开启了新的封装和工艺集成挑战，可能影响未来V1模块的设计，特别是在表面平坦度和化学兼容性要求方面。
这些趋势的趋同表明，虽然V1集成的基本物理原理——光刻图形定义、各向异性介质刻蚀、保形阻挡层沉积和无空洞金属填充——将保持不变，但随着图像传感器架构超越当前的40nm BSI世代而发展，优化目标和约束条件将继续演变 。