40nm背照式CMOS图像传感器前段金属介质集成：工艺流程、机理与失效传播

在完整流程中的角色

在 40nm 背照式（BSI）CMOS 图像传感器中，前金属电介质（PMD）模块充当已完成的前段工艺（FEOL）晶体管结构与第一层后段工艺（BEOL）金属互连之间的关键结构和电气桥梁。当 PMD 模块接收晶圆时，硅衬底已包含：像素区中的完整光电二极管阵列、带有栅极堆叠的外围逻辑晶体管、侧壁隔离层、源/漏结，以及——取决于集成方案——硅化物接触区。随后，PMD 模块必须沉积并平坦化一个电介质叠层，该叠层需将有源区与第一金属层电气隔离，为后续接触孔图案化提供受控的刻蚀停止界面，并为接触光刻分辨率建立足够平坦的表面。

具体而言，对于 BSI CMOS 图像传感器，PMD 模块还具有额外的光学和电气意义。在 BSI 架构中，光从衬底背面进入，此过程发生在处理晶圆键合且衬底减薄之后。在这种配置中，半导体必须进行减薄，以便大部分光能在耗尽区内被吸收 [T2]。虽然 PMD 本身不在直接光路中，但其质量直接影响光电二极管边缘的暗电流和寄生电容，进而决定了像素的信噪比和转换增益。因此，40nm 前金属电介质集成必须同时满足标准 CMOS 缩放的电气隔离要求以及图像传感器特有的低缺陷密度和最小结退化要求。

PMD 模块向下游交付的成果包括：一个平坦化的电介质表面，其形貌控制足以满足接触光刻要求；一个定义明确的刻蚀停止层，能够实现具有高选择性的各向异性接触刻蚀；以及一个不含湿气、空洞或应力诱发缺陷的电介质叠层，这些缺陷可能传播到后段工艺（BEOL）并降低长期可靠性。

进入状态与序列逻辑

上游依赖

当 PMD 模块开始时，晶圆已完成像素区和外围区的所有离子注入和激活退火步骤。在 40nm BSI CMOS 图像传感器中，像素区通常采用后硅化物集成方案，其中硅化钛接触点在接触孔底部形成，而非在电介质沉积前的表面形成。这种集成方案源于最小化光电二极管附近金属污染的需求，否则会增加暗电流并降低量子效率。40nm BSI CMOS 图像传感器像素与外围接触注入集成工艺流程 提供了上游背景，说明在 PMD 模块开始前，这些结和注入分布是如何建立的。

因此，PMD 模块开始时的表面条件至关重要。来自先前工艺步骤的氧化层和有机残留物必须在电介质沉积前去除或加以控制，因为残留的界面层直接影响接触刻蚀停止层（CESL）与硅界面的质量，并进而影响接触电阻和暗电流性能。

PMD 模块内部的序列

所列序列先进行连续的 CESL 沉积，随后是多次氧化物沉积、CMP 和抛光后清洗。PMD 标签还在较晚位置再次出现，对应额外的介质沉积与光刻前清洗，并与其他模块交错。这些较晚操作不能被压缩成最初的连续堆栈，也不能因声称 CMP 是全部 PMD 处理的终点而被遗漏。最初的 CESL 层覆盖已有晶体管地形，后续氧化物则形成周围的主体介质。

从集成角度来看，CESL 先于 PMD 氧化物的顺序是不可变更的：CESL 在接触孔刻蚀过程中充当刻蚀停止层，其位于电介质叠层底部，这使得接触刻蚀能够精确选择性地终止于硅表面附近，而不会过度刻蚀进入有源结区。颠倒或省略此顺序将消除刻蚀停止机制，并在接触图案化过程中导致无法控制的硅损失。

物理与化学机制

等离子体增强化学气相沉积（PECVD）CESL 沉积

CESL 通常是通过 PECVD 沉积的氮化硅或富硅氮化薄膜。在 PECVD 中，射频等离子体将前驱体气体分解为反应性自由基和离子，这些物质吸附在衬底表面并发生反应，在与后端工艺热预算兼容的温度下形成固态薄膜。通过从等离子体向反应气体提供额外的能量，沉积所需的反应可以在比仅提供热能时低得多的温度下发生 [T1]。

CESL 应力可以通过机械耦合影响邻近器件，其电学效果取决于应力方向、器件几何及载流子类型。但是，列出两次 CESL 沉积，并不能单独证明存在为 NMOS 和 PMOS 分别图形化的拉伸与压缩衬层。这样的双应力方案还需要材料和选择性图形化方面的证据。此处能够明确的是沉积堆栈及其接触刻蚀停止功能。

在等离子体辅助氮化物沉积中，活性物种参与表面反应并进入薄膜。成分、引入的氢、致密程度和应力取决于耦合的沉积条件及后续历史。仅凭富氮或富硅就推断固定的拉伸或压缩应力方向，通常并不成立。这些性质还应与另一问题区分：完成后的薄膜在后续刻蚀中具有怎样的相对去除响应。

PMD 氧化物沉积

PMD 氧化物通过 PECVD 或低压化学气相沉积（CVD）分多步沉积为基于硅烷或正硅酸乙酯（TEOS）的氧化硅或介质叠层。正硅酸乙酯（TEOS）反应途径很常用，因为它能比基于硅烷的沉积产生更保形的覆盖，这对于填充 40nm 节点栅极堆叠和 STI 特征之间的窄间隙至关重要。然而，基于 TEOS/臭氧的薄膜易于吸湿，这会对电介质可靠性产生不利影响，并可能引入移动离子而降低结特性。出于这个原因，薄的未掺杂 CVD 氧化硅下层和上层通常用作夹在主体介质层之间的水汽屏障。

PMD 氧化物的保形性由吸附前驱物物种的表面扩散长度和衬底表面的粘附系数决定。在 40nm 尺度下，栅极结构之间的深宽比可能很大，保形性不足会导致沉积薄膜中出现钥匙孔状的空隙或缝隙。这些空隙可能残留工艺化学品，在 CMP 过程中作为分层位点传播，或者在后段工艺（BEOL）热循环过程中成为可靠性隐患。

热预算约束与 CMP 平坦化策略

所列 PMD 序列采用介质沉积后接 CMP，并未包含热回流操作。热暴露可能使已形成结构中的掺杂重新分布并改变界面，因此后果取决于材料及累积热历史。应尊重流程中没有列出回流步骤这一事实，但不能据此声称同一节点的所有实现都采用相同顺序，也不能说沉积与抛光完全没有热方面的影响。

在这种方法中，平坦化是通过 CMP 磨料的去除速率在机械和化学上实现的，而不是依靠玻璃的粘性流动。避免高热暴露保留了前段工艺（FEOL）期间产生的陡峭激活分布，从而维持了像素阵列中的低暗电流和高转换增益。

界面与失效传播

CESL–硅界面

CESL 与下方硅之间的界面是 PMD 模块中最关键的界面之一。氮化硅中的固定电荷以及界面处的界面态会改变下方硅的表面势，这可以对光电二极管附近的表面区域起到有益钝化的作用，也可能产生有害的反型。在像素区，不受控制的表面反型会产生寄生泄漏路径，增加暗电流并降低信噪比。然而，优化良好的 CESL 沉积可以终止电场线并钝化界面态，从而抑制表面处的产生-复合电流。

从 CESL 传递到硅沟道的应力是一把双刃剑。虽然有意施加的应力可以增强外围晶体管的载流子迁移率，但整个像素阵列上不受控制或不均匀的应力会引入像素间响应不均匀性，这对于图像传感器性能来说是不可接受的。因此，40nm 前金属电介质集成必须在整个晶圆上保持 CESL 应力的均匀性，以确保一致的像素响应。

CESL–PMD 氧化物界面

CESL 与 PMD 氧化物之间的附着力取决于这两种薄膜的化学相容性。氮化硅和氧化硅具有不同的热膨胀系数，如果在氧化物沉积前 CESL 表面未经适当处理，该界面可能会在热应力下分层。此界面的分层会作为灾难性失效在 CMP 过程中传播，因为机械剪切力可能会掀起整个 PMD 氧化物部分，暴露下方的晶体管，从而导致晶圆报废。

PMD 间隙填充与空洞形成

在 40nm 节点，外围逻辑区域密集排列的栅极结构之间的窄间隙形成了高深宽比的特征，这对 PMD 氧化物的间隙填充能力提出了挑战。沉积过程中的保形性不足会导致电介质内部形成缝隙或空洞。这些空隙可能残留湿气，形成在电应力下失效的局部薄弱区域，或者在后续后段工艺（BEOL）处理过程中成为金属扩散的通道。集成逻辑要求调整 PMD 氧化物沉积以最大化保形性——通常通过前驱物化学选择和沉积压力控制——且不引入过多的湿气或孔隙。

下游接触刻蚀的后果

CESL 的厚度和均匀性直接决定了接触刻蚀的选择性窗口。如果 CESL 太薄，接触刻蚀可能穿透它并损坏下方的硅结；如果太厚，则会缩小接触开口并增加接触电阻。在 40nm BSI CMOS 图像传感器中，像素区使用了直接硅化物接触，在金属阻挡层沉积之前的预清洗序列必须去除原生氧化层，同时不严重侵蚀 CESL 或改变接触关键尺寸。40nm BSI CMOS 图像传感器接触形成工艺流程 详细阐述了这些下游接触工艺如何与 PMD 叠层相互作用。

Dark Current and Image Sensor-Specific Failures

在 BSI CMOS 图像传感器中，PMD 电介质叠层或其与硅界面的缺陷会产生产生-复合中心，从而增加暗电流。电介质中的固定电荷还会改变光电二极管的表面势，改变电场分布，并降低紫外灵敏度或近红外收集效率。BSI 传感器中用于增强近红外载流子收集的厚 p 型外延层对表面钝化质量特别敏感，因为光生载流子在收集前必须穿过整个外延层厚度。任何与 PMD 相关的、增加表面复合速度的界面退化都将直接降低传感器的量子效率。此外，在混合键合 BSI 架构中，背面减薄工艺依赖于刻蚀停止层和选择性湿法刻蚀来实现均匀的衬底厚度；任何正面 PMD 的不平坦性都可能作为厚度变化传播到背面处理过程中。

实际操作该模块

要查看 40nm BSI CMOS 图像传感器 PMD 模块中的步骤序列和集成决策，您可以 在交互式流程中打开 PMD 步骤 105。此交互式资源结合完整工艺流程，逐步讲解沉积和平坦化步骤，展示了每一步如何基于前一模块的输出并约束下一模块的进入条件。

该流程中的 PMD 模块开始于前段工艺（FEOL）完成后的表面制备，随后通过 PECVD 进行双重 CESL 沉积（CESL 1 和 CESL 2），接着是多步 PMD 氧化物沉积，然后是制备接触光刻表面的平坦化步骤。CESL 沉积集成原理在步骤排序中得以体现：刻蚀停止层在主氧化物之前建立，以确保接触刻蚀具有明确界定的终止界面。40nm BSI CMOS 图像传感器工艺流程 提供了更广泛的背景，说明该模块如何连接在前段工艺（FEOL）晶体管形成与后段工艺（BEOL）金属互连阶段之间。

在 40nm 节点，PMD 模块还必须同时满足像素区和外围区的不同要求。像素区要求最小的金属污染和优异的表面钝化以保持暗电流性能，而外围逻辑区则要求稳健的间隙填充和用于增强晶体管性能的应力优化。PMD 模块能够使用单个电介质叠层满足这两个要求，这是成熟工艺集成的标志。

相关学习路径

理解 40nm BSI CMOS 图像传感器 PMD 模块需要认识到它在更广泛工艺架构中的位置。40nm BSI CMOS 图像传感器工艺流程 文章描述了从衬底制备到后段工艺（BEOL）的完整集成，提供了 PMD 模块运行的系统级背景。

对于紧随其后的下游模块，40nm BSI CMOS 图像传感器接触形成工艺流程 文章详细介绍了在接触光刻、刻蚀和硅化物形成过程中如何利用 PMD 表面和 CESL 刻蚀停止层。

向上游追溯，40nm BSI CMOS 图像传感器像素与外围接触注入集成工艺流程 文章解释了在 PMD 模块开始之前建立的结分布和注入条件如何限制 PMD 模块必须遵守的热预算和表面制备要求。在注入集成过程中形成的掺杂分布直接决定了 PMD 阶段在不会降低器件性能的前提下能承受多少热处理。

对于对完整后段工艺（BEOL）叠层完成后的 BSI 特定衬底处理感兴趣的工程师，关于 BSI 传感器制造的文献中描述的背面减薄和混合键合机制提供了深入见解，说明为何正面 PMD 质量即使不在直接光路中也至关重要。

未来展望

随着 CMOS 图像传感器缩放持续超越 40nm，PMD 模块面临来自多个方向的日益增长的压力。首先，向三维像素架构和堆叠式传感器设计的转变使得 PMD 处于更复杂的形貌环境中，需要改进间隙填充的保形性和平坦化能力。其次，像素尺寸的持续减小增加了暗电流对 PMD 界面质量的敏感性，要求更优异的 CESL 钝化和电介质缺陷控制。第三，在 CMOS 工艺中集成附加功能可能要求 PMD 模块容纳传统电介质方案无法承受的材料和热预算。

新兴的方法包括使用原子层沉积（ALD）形成 CESL，以实现极端深宽比结构中原子级别的厚度控制和保形性，以及在 PMD 叠层中采用替代性电介质材料以减少密集像素阵列中的寄生电容。其基本的集成逻辑——刻蚀停止层在主电介质之前，平坦化在光刻之前——将保持不变，但材料和沉积方法将不断发展以满足未来图像传感器代际的需求。