在完整流程中的角色
在40nm背照式CMOS图像传感器（互补金属氧化物半导体图像传感器）工艺流中，背面钝化（BKPAS）模块占据了晶背减薄与背面光学元件形成之间的关键位置。该模块接收活性硅层已被减薄至暴露光电二极管背面的晶圆，并且必须提供一个化学和电学稳定的界面，以在后续的滤色片和微透镜沉积步骤之前，最大限度地减少表面复合和暗电流。
BKPAS模块的根本目的是抑制在减薄的晶背硅表面产生的暗电流。当40nm BSI CIS衬底被减薄时，背面的晶体学终端会产生高密度的悬挂键和结构无序，这在硅带隙内引入了能态。这些界面陷阱充当产生-复合中心，极大地增加了暗电流并降低了量子效率。钝化层必须化学终止这些悬挂键，并通过介电层中的固定电荷诱导能带弯曲，将少数载流子从表面排斥开。
从集成角度来看，BKPAS模块连接了两个根本不同的工艺域 （工程实践）。上游，它依赖于40nm BSI CIS晶背减薄工艺流来产生清洁、无损伤的硅表面。下游，它必须为光学堆栈沉积提供一个稳定的平台，包括任何决定背面结构图形化的氧化物硬掩模沉积集成原理。钝化质量直接决定了40nm BSI CIS是否能达到由整个40nm BSI CMOS图像传感器工艺流设定的暗电流和量子效率目标。
该模块的输出不仅仅是一层沉积的薄膜，而是一个经过设计的界面：一个介电堆栈，其化学键合、固定电荷密度和陷阱特性共同定义了晶背硅表面的静电势分布。该界面必须在背面集成序列中所有后续的热处理工艺步骤中保持稳定。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
Oxide hard mask deposition
在 40nm BSI CMOS Image Sensor 中，“40nm BSI CMOS Image Sensor backside passivation integration process flow”对应 BKPAS 模块的第 298 步。
打开这一步，查看它在完整工艺流程中的原理、风险与 2.5D 截面演进。
进入状态与序列逻辑
上游依赖关系
BKPAS模块接收的晶圆已完成晶背减薄，将衬底减薄至光学吸收所需的活性硅厚度。进入时的表面状态至关重要：减薄过程中任何残留的晶体损伤、污染或粗糙度都会传递到钝化界面并降低其电学质量。因此，减薄步骤必须产生一个亚表面损伤最小的表面，因为BKPAS中使用的等离子体增强原子层沉积（PEALD）及其他沉积技术是保形的，会复制表面形貌。
序列逻辑要求在晶圆进入BKPAS之前，其表面已经过化学预处理以去除原生氧化物和任何减薄残留物。这个准备步骤至关重要，因为BKPAS中沉积的第一层介电层形成了主要的硅-介电层界面，而该界面的质量决定了最终控制暗电流的界面陷阱密度（Dit）。
下游交付
BKPAS完成后，晶圆进入背面光学元件形成步骤。钝化堆栈必须能够承受后续任何热处理而不降解其固定电荷特性或氢钝化效果。在40nm BSI CIS集成中，钝化层也充当了在背面结构化过程中应用的任何氧化物硬掩模沉积集成原理的基础，例如滤色片阵列图形化或背面衬底接触形成。
40nm BSI CMOS图像传感器背面衬底接触集成工艺流也可能依赖于钝化层的完整性，因为衬底接触必须穿透钝化堆栈或与其界面连接，且不能引入泄漏路径。因此，BKPAS模块的输出质量制约着多个下游模块 （工程实践）。
序列排序依据
将BKPAS紧接在减薄之后、光学元件沉积之前放置，反映了一个基本的集成原理：钝化必须应用于尽可能新鲜的硅表面，以最大化化学键的形成。任何延迟都会导致原生氧化物再生长和大气污染，两者都会增加界面陷阱密度。同时，BKPAS必须先于光学堆栈形成，因为钝化层本身成为光路的一部分，其光学特性（折射率、透明度）会影响量子效率。
物理和化学机制
化学钝化
在40nm BSI CIS BKPAS模块中，化学钝化通过终止减薄背面处的硅悬挂键来实现。当表面硅原子缺乏完全配位时，它们在带隙内产生能态，充当复合中心。主要的化学机制涉及在界面处形成强的Si-O或Si-H键。
可以生长或沉积一层薄的热氧化硅（SiO₂）中间层，形成Si-O-Si桥键，直接降低未饱和表面键的密度。这种中间层方法辅以成型气体退火（FGA），在退火过程中氢物种扩散到界面并终止剩余的悬挂键。氢钝化机制在钝化介电层内部和界面处的电活性缺陷位点方面特别有效。
化学钝化质量从根本上由硅表面的键合动力学决定。在热处理过程中，氢原子通过介电堆栈迁移，找到并与未饱和的硅键结合。这个过程是热激活的，更高的热预算允许更完全的缺陷中和。
场效应钝化
场效应钝化利用嵌入高k介电材料（如氧化铝（Al₂O₃）或氧化铪（HfO₂））中的固定电荷（Qf）在硅表面产生内建电场。该电场改变了表面能带弯曲，排斥少数载流子离开界面，从而抑制了表面复合速度。
该机制的物理原理根植于金属-绝缘体-半导体（MIS）静电学。介电层中的固定电荷产生由泊松方程描述的电场，该电场改变了下方硅的表面电势。对于n型光电二极管区域，负固定电荷（如Al₂O₃中的）会在表面感应出空穴积累，形成一个排斥光生电子远离缺陷表面区域的场。
化学与场效应之间的权衡
一个关键互动关系主导着BKPAS模块的设计：化学钝化与场效应钝化之间的权衡。增加SiO₂中间层的厚度可以通过提供更完全的Si-O键合来改善化学钝化，但同一层会屏蔽上方高k介电层中的固定电荷，削弱场效应钝化。相反，更薄的SiO₂中间层保留了场效应钝化强度，但提供的化学键合不足，使得更多界面陷阱保持活性。
这种权衡源于介电屏蔽效应和电荷补偿，如MIS电容器理论所述。因此，钝化堆栈的优化需要平衡界面键合质量、氢钝化效率以及介电堆栈中固定电荷的大小和极性。
PEALD与等离子体诱导损伤
在40nm BSI CIS集成中选择PEALD来沉积高k钝化层，是出于在减薄的、可能粗糙的背面表面上实现低温保形覆盖的需求。然而，PEALD过程中的等离子体暴露会不可避免地引入界面缺陷，例如额外的悬挂键和氧空位，它们既充当界面陷阱也充当边界陷阱。
这产生了第二个权衡：提供最佳保形性和最低热预算的沉积技术同时引入了必须通过沉积后固化来修复的缺陷。FGA步骤起到了这种修复作用，但其有效性因介电材料而异 （工程实践）。在HfO₂单层结构中，FGA改善了界面陷阱密度和固定电荷密度，而不存在中间层权衡问题，尽管边界陷阱的减少不如Al₂O₃/SiO₂双层结构显著。
PECVD在钝化环境中的应用
等离子体增强化学气相沉积（PECVD）也在BKPAS模块中发挥作用，特别是用于沉积作为覆盖层或结构钝化元件的氮化硅或氧化硅层。选择PECVD是因为其低温能力，这在金属化已经到位且热预算受限时至关重要。低温下由PECVD沉积的薄膜通常是非化学计量比的，其中含有大量氢，会影响薄膜密度、刻蚀特性和应力。然而，这些掺入的氢物种可以在后续热处理过程中有益于界面钝化。
界面与失效传播
硅-介电层界面
BKPAS模块中的主要界面是硅-介电层边界。该边界处的界面陷阱密度直接控制40nm BSI CIS的暗电流，因为这些陷阱为载流子提供了产生-复合路径。未能实现充分化学钝化表现为暗电流升高，这会降低信噪比并劣化弱光成像性能。
界面质量也影响作为CIS性能基础的钉扎光电二极管（PPD）的操作。在PPD中，一个重掺杂的p+表面层将表面电势钉扎在价带附近，从而抑制来自界面态的暗电流。BKPAS钝化堆栈必须与该钉扎机制兼容，因为任何足以使表面电势不稳定的固定电荷都可能损害PPD的噪声性能。
介电层-介电层界面
在双层或多层钝化堆栈中，SiO₂中间层与高k覆盖介电层之间的界面引入了另一个潜在的失效路径。在此内部界面处的电荷俘获会导致边界陷阱积累，从而引起钝化特性的滞后和不稳定性。边界陷阱与界面陷阱的不同之处在于它们位于界面附近介电层内部，并且它们的占据状态会在偏压应力下改变，从而在表面钝化质量中产生时间不稳定性。
下游失效传播
BKPAS模块的失效会以电学方式和结构方式传播 （工程实践）。在电学上，钝化不足会导致无法通过下游工艺恢复的暗电流——一旦界面被后续层密封，损伤就是永久性的。在结构上，钝化界面处的分层或粘附失效会传播到后续光学堆栈层中，导致灾难性的良率损失。
钝化堆栈的固定电荷特性也与光电二极管掺杂分布相互作用。在40nm BSI CIS中，p+表面层和结电场分布被设计用以抑制产生-复合暗电流，同时实现有效的载流子收集。如果钝化固定电荷极性错误或强度不足，它可能会破坏精心设计的表面电场，同时降低紫外光灵敏度和暗电流性能。
热稳定性问题
钝化堆栈必须在其所有下游的热处理过程中保持其电学特性 （工程实践）。高k介电层中的固定电荷可能在后续加热过程中漂移或退火消失，如果后续工艺将氢从界面驱离，氢钝化可能会失效。因此，集成序列必须考虑到钝化堆栈所承受的累积热预算，确保最终的钝化质量（而不仅仅是沉积态质量）满足40nm BSI CIS的要求。
实地查看实际模块
40nm BSI CIS的BKPAS模块工艺流涉及一系列精心排序的步骤，逐层构建钝化堆栈，每一步的输出都制约着下一步的工艺窗口。交互式流程提供了该模块在实际工艺序列中如何构建的分步视图 （工程实践）。
您可以在交互式流程中打开BKPAS第298步，查看该模块在完整40nm BSI CIS工艺流中的确切位置，以及其进入和退出状态如何与相邻模块连接 （工程实践）。
该模块始于晶圆减薄后的表面准备，然后进行主要钝化介电堆栈的沉积，最后进行沉积后固化以激活氢钝化并稳定固定电荷。每一步都涉及方向性权衡：增强保形性的沉积条件可能会引入等离子体损伤；改善钝化的热处理可能超过上游结构允许的预算；优化一种钝化机制的层厚度可能损害另一种机制。
适用于背面结构化步骤的氧化物硬掩模沉积集成原理也与BKPAS模块相交，因为由PECVD或其他化学气相沉积（CVD）技术沉积的硬掩模层可能同时充当结构掩模元件和钝化贡献者。硬掩模材料选择、沉积技术和集成序列必须与底层钝化堆栈的电学要求兼容。
相关学习路径
研究40nm BSI CIS BKPAS模块的工程师应探索相邻工艺模块，以构建完整的集成图景：
- 40nm BSI CMOS图像传感器工艺流 提供了总体的集成背景，展示了BKPAS如何适配所有正面和背面模块。
- 40nm BSI CMOS图像传感器晶背减薄工艺流 是直接上游模块，其表面质量输出直接决定了BKPAS的进入条件和可实现的钝化质量。
- 40nm BSI CMOS图像传感器背面衬底接触集成工艺流 代表了一个必须与BKPAS钝化堆栈共存的下游模块，因为衬底接触可能需要穿透钝化层或与其界面连接。
未来展望
BSI CIS钝化研究的新兴趋势指向了与40nm节点及未来相关的几个方向。首先，多组分高k介电堆栈的开发旨在同时优化化学和场效应钝化，而无需受到限制双层结构的中间层权衡问题。通过组分分级来工程设计固定电荷密度和极性，研究人员寻求解耦这两种钝化机制。
其次，正在探索使用原位沉积前表面处理的原子级界面工程，以在PEALD之前创建原子级清洁的硅表面，从而减少目前需要沉积后修复的等离子体诱导损伤。这种方法可以通过消除对复杂双层堆栈的需求来简化BKPAS模块 （工程实践）。
第三，随着像素尺寸持续缩小和3D堆叠架构的出现，钝化层还必须扮演越来越复杂的角色——同时充当电钝化元件和在键合或堆叠架构中的结构组件。钝化与晶圆键合界面的集成在跨异质材料边界保持界面质量方面提出了新的挑战。
最后，CIS器件向更宽光谱响应（扩展到紫外和近红外波段）的趋势，对钝化层提出了额外要求。紫外光子在距离表面几纳米内产生载流子，使得钝化界面质量对于短波长量子效率更加关键。未来的钝化堆栈必须能在不断扩展的光谱范围内保持其性能，同时适应先进集成方案中日益缩小的热预算。