在完整流程中的角色
在14纳米FinFET技术节点中，嵌入式硅锗（eSiGe）源漏模块是整个p型场效应晶体管（pFET）制造流程中性能最关键的集成序列之一。该模块接收来自上游步骤的部分完成的FinFET结构：硅鳍已经过图案化和成型，浅沟槽隔离（STI）已形成并回刻，栅极堆栈已沉积并图案化，沿栅极侧壁已定义第一间隔层或偏移间隔层。此时，pFET鳍片的源区和漏区仍然由裸硅构成，尚未通过外延手段引入有意沟道应变。
14纳米嵌入式硅锗源漏集成必须向下游提供三项成果。第一，它必须选择性地从pFET源漏区域去除硅以形成凹槽，然后用重掺硼的外延生长SiGe填充这些凹槽。第二，SiGe外延必须在pFET沟道中引入单轴压应变，增强空穴迁移率，从而提高驱动电流。第三，外延生长产生的高抬升源漏形貌必须为后续的硅化物形成和接触孔工艺步骤提供足够的硅体积作为接触焊盘。
该模块的下游承接工序包括第二间隔层形成、自对准硅化物模块以及接触模块。如果eSiGe外延质量不佳——无论是由于应变传递不足、缺陷密度过高，还是掺杂激活不充分——其后果将直接传导为阈值电压漂移、源漏串联电阻增加、开态电流退化以及接触电阻升高。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
S/D SiGe CSOH Coat
在 14nm FinFET 中，“14nm FinFET embedded silicon germanium source-drain integration process flow”对应 SD_ESIGE 模块的第 99 步。
打开这一步，查看它在完整工艺流程中的原理、风险与 2.5D 截面演进。
进入状态与序列逻辑
上游依赖关系
SD_ESIGE模块工艺流程开始于几个关键上游模块完成之后*（工程实践）。14纳米FinFET侧壁间隔层集成工艺流程已形成初始偏移间隔层，该间隔层定义了源漏凹槽与沟道的接近程度。栅极堆栈——通常是后栅高k/金属栅（HKMG）结构——已图案化并得到保护（工程实践）*。鳍片几何结构通过鳍片切割和鳍片回刻步骤最终确定。
进入状态还包括一个旋涂硬掩模材料的沉积，通常称为CSOH（碳掺杂旋涂硬掩模），它作为牺牲掩蔽层。S/D SiGe CSOH涂层集成原理根植于在pFET源漏处理期间保护nFET区域的需求。由于14纳米FinFET技术是CMOS工艺，nFET和pFET器件共存于同一晶圆上，对仅pFET源漏区域进行选择性处理需要稳健的掩蔽。
序列排序逻辑
SD_ESIGE模块相对于相邻模块的排序并非随意为之*（工程实践）*。源漏凹槽刻蚀必须在间隔层形成之后进行，因为间隔层定义了凹槽的横向边界，进而决定了到沟道的应变传递距离。如果在间隔层形成之前进行凹槽刻蚀，应变增强体积将不受约束，结的位置也将无法控制。
类似地，SiGe外延必须在第二间隔层和硅化物模块之前进行。外延SiGe生长将源漏形貌抬升至原始鳍片表面之上，这种抬升的轮廓对于硅化物反应具有足够的硅消耗体积至关重要。如果硅化物形成先于外延，硅化物-硅界面将在高温外延预烘烤过程中被破坏，导致不可控的相变。
CSOH涂层和图案化顺序必须精心安排：首先施加硬掩模，光刻定义pFET源漏区域，然后刻蚀硬掩模以仅暴露pFET源漏硅。在凹槽刻蚀和SiGe外延之后，CSOH被去除。该序列确保在整个pFET源漏处理窗口期间，nFET鳍片始终保持受保护状态。
物理与化学机制
应变工程基础
14纳米嵌入式硅锗源漏集成的基础物理原理是应变工程。由于锗的原子半径更大，硅锗的晶格常数大于纯硅。当SiGe在硅衬底上外延生长时，晶格失配会在SiGe层中产生压应变，并且关键的是，会将压应力横向传递到相邻的硅沟道区域。
根据能带结构调制理论，沟道方向上的单轴压应变会改变硅的价带结构。它消除了重空穴和轻空穴带的简并，减小了空穴有效质量，并抑制了带间散射。其净效应是pFET沟道中空穴迁移率的显著增强，这直接转化为在给定栅极过驱动下更高的驱动电流。
随着晶体管栅极间距从较老节点缩小到14纳米，可用于产生应变的源漏应力体积减小，导致来自嵌入式SiGe的沟道应变退化。这种几何约束是14纳米节点需要精心优化SiGe外延工艺、凹槽几何形状和锗浓度以在不断缩小的占用面积内保持应变有效性的一个关键原因。
选择性外延生长化学
此模块中的SiGe外延依赖于选择性外延生长，其利用了暴露的硅表面与介质表面之间化学反应活性的差异。外延沉积通常使用化学气相沉积进行，前驱体包括二氯硅烷（SiH2Cl2）和锗烷（GeH4）。氯化氢（HCl）作为刻蚀气体被引入，抑制在非硅表面（如氧化硅和氮化硅）上的成核。
选择性的机制是动力学驱动的：在暴露的硅上，硅和锗物种的吸附和表面迁移速率主导刻蚀速率，导致净沉积。在介质表面上，HCl的刻蚀速率超过成核速率，阻止了多晶沉积。这种选择性至关重要，因为源漏区域被间隔层、STI和栅极结构所包围——所有这些区域都必须保持无不需要的SiGe沉积。
原位预烘烤与自然氧化层去除
在外延生长之前，暴露的硅源漏表面必须无自然氧化物和其他污染物。在氢气氛围中进行原位高温预烘烤，以热解吸去除自然氧化硅（SiO2）层。此步骤至关重要，因为即使亚纳米级的残留氧化层也会阻挡外延对准，并在SiGe-硅界面产生缺陷。
然而，预烘烤的热预算必须精心控制*（工程实践）*。过度的热暴露可能导致硅鳍片结构变形，特别是在鳍片顶部和侧壁，这些区域在14纳米尺寸下机械强度脆弱。因此，预烘烤温度窗口的下限由完全去除氧化物的需求决定，上限则由保持鳍片几何完整性的要求决定。
原位硼掺杂
在SiGe外延过程中，使用含硼前驱体（如乙硼烷（B2H6））原位掺入硼。硼掺杂具有双重目的：为源漏结提供p型掺杂剂，并对应变工程有所贡献——因为硼的原子半径小于硅，部分补偿了锗引起的晶格膨胀。锗含量、硼浓度和生长温度之间的相互作用共同决定了应变水平、晶体质量和源漏薄层电阻。
CSOH掩蔽机制
旋涂硬掩模（或CSOH）是一种聚合物基富碳介质，通过旋涂涂覆到晶圆表面然后固化*（工程实践）*。其在SD_ESIGE模块中的作用是在pFET源漏凹槽刻蚀期间用作图案转移和保护层。碳含量提供了对用于硅回刻的氟碳基反应离子刻蚀化学反应的抗刻蚀性。该材料的旋涂特性使其能够共形覆盖三维鳍片和栅极形貌，这在深宽比显著的14纳米节点至关重要。
界面与失效传播
间隔层-凹槽界面
间隔层侧壁与源漏凹槽之间的界面是一个关键边界*（工程实践）*。间隔层决定了SiGe外延可以接近沟道的程度。如果间隔层太薄，凹槽刻蚀可能向沟道侧向侵蚀，导致结泄漏和阈值电压漂移。如果间隔层太厚，应变传递距离增加，到达沟道的压应力减弱。
凹槽刻蚀轮廓本身——无论是σ形、矩形还是锥形——直接影响应变耦合效率。σ形凹槽暴露出特定的解理面，可以通过依赖于晶面的外延生长动力学来放大应力传递。然而，在晶圆上的所有pFET器件上实现一致的σ形轮廓需要精确的刻蚀化学和终点控制。
SiGe-硅异质界面
外延SiGe-硅界面是晶格失配最直接体现的地方。如果锗浓度过高，失配应变超过共格外延的临界厚度，失配位错就会在界面处成核。这些位错既作为降低载流子迁移率的散射中心，又作为增加结截止漏电流的泄漏路径。因此，存在一个优化应变增强与抑制缺陷生成的最佳锗浓度窗口。
如果预烘烤不足且残留自然氧化物，外延生长将在受污染的表面上开始，产生多晶或高缺陷密度的SiGe。这会同时降低应变传递和掺杂激活效果，还可能导致界面处的空洞或分层。
CSOH-外延界面
CSOH硬掩模必须在后续处理之前完全去除*（工程实践）*。来自CSOH去除不完全的残留有机污染物会毒化SiGe表面，导致下游模块中硅化物形成不良。反之，如果CSOH去除过程过于激烈，可能会损坏暴露的SiGe表面或非均匀地刻蚀外延材料，改变源漏形貌。
下游失效传播
eSiGe模块中的失效会定向传播到多个下游模块*（工程实践）*。应变传递不良会降低pFET驱动电流，表现为速度档位规格失败。SiGe-硅界面处过高的缺陷密度增加结泄漏，从而增加截止态功耗。硼掺杂激活不充分会增加源漏串联电阻，同时降低开态电流和增加接触电阻。源漏抬升不足会减少硅化物反应体积，可能导致不完全的自对准硅化物形成或硅化物聚集。
这些失效模式尤其具有隐蔽性，因为它们可能在模块级无法被检测到；通常只在最终电性测试中才显现出来，使得根本原因诊断在没有广泛失效分析的情况下变得困难*（工程实践）*。
实地走查实际模块
要详细探索14纳米FinFET嵌入式硅锗源漏集成工艺流程的逐步顺序，您可以跟随交互式模块走查。完整的SD_ESIGE模块工艺流程包括CSOH涂层、光刻、硬掩模刻蚀、pFET源漏凹槽回刻、外延前清洗、选择性SiGe外延（含原位硼掺杂）以及硬掩模去除。
该序列中的每一步都有特定的集成依赖关系和失效模式考量*（工程实践）。如需亲身体验这些步骤如何连接，请在交互流程中打开SD_ESIGE第99步（工程实践）。此交互式资源允许您追踪模块序列，并理解每一步的输出如何成为下一步的进入条件（工程实践）*。
该模块在完整14纳米制造序列中的更广泛背景可通过14纳米FinFET工艺流程概览来理解，该概览解释了eSiGe模块如何与构成完整技术流程的众多其他模块相互配合。作为对比，其nFET对应模块——14纳米FinFET外延硅源漏集成工艺流程——使用类似的选择性外延生长原理，但具有不同的应变目标和掺杂剂种类。
相关学习路径
研究14纳米FinFET eSiGe模块的工程师应探索以下几个相关主题，以构建完整的理解：
应变工程演进：从平面到FinFET架构的转变改变了应变引入和维持的方式。在平面器件中，来自SiGe虚拟衬底的双轴应变可以同时增强电子和空穴迁移率。在FinFET中，源漏外延期间的三维几何结构和自由表面约束了应变传递，使得来自嵌入式源漏的单轴应变成为主导机制。理解这种演进为eSiGe集成在先进节点上为何变得更具挑战性提供了背景*（工程实践）*。
选择性外延基础：SEG工艺在pFET eSiGe和nFET外延硅-碳（Si:C）源漏模块之间是共享的。尽管Si:C在FinFET中由于生长期间存在不受约束的自由表面而未能成功实现，但表面选择性沉积和回刻的基本原理是通用的。
间隔层模块集成：间隔层模块直接控制源漏凹槽几何形状和结位置。工程师应研究间隔层宽度、高度和材料成分如何与凹槽刻蚀轮廓和SiGe外延均匀性相互作用。
接触电阻工程：eSiGe模块的原位硼掺杂为接触电阻设定了基线。随着器件缩放，硅化物-硅界面处的肖特基势垒高度成为源漏串联电阻的主要组成部分，而SiGe价带调制有助于降低该势垒。
未来展望
随着半导体行业从14纳米向7纳米和5纳米节点迈进，几个趋势正在重塑嵌入式源漏应变领域。首先，在更小的栅极间距下，不断缩减的源漏应力体积正在降低嵌入式SiGe应变传递的有效性。研究正在探索更高锗含量的合金以及替代沟道材料，例如自带固有应变的SiGe沟道或锗沟道，从而将应变产生与源漏外延模块解耦。
其次，从FinFET向环绕栅极（GAA）纳米片架构的转变从根本上改变了源漏集成。在GAA器件中，源漏外延必须包裹住释放后的纳米片沟道，这对选择性生长均匀性和应变传递效率提出了新的挑战。
第三，CSOH硬掩模和其他牺牲掩蔽层的作用正在演变*（工程实践）*。先进节点正在探索多层硬掩模堆栈和自对准图案化技术，以减少对传统旋涂材料的依赖，其驱动力来自对更严格尺寸控制和更低缺陷水平的需求。
最后，原位掺杂技术正被扩展，以包括替代掺杂剂种类和多层外延结构，这些结构在一个生长序列中结合了应变、掺杂和接触界面工程。这些发展有望保持嵌入式SiGe源漏集成自90纳米节点采用以来所带来的性能增益，即使先进节点的几何约束变得日益严峻。