在完整流程中的角色
14nm FinFET 外延硅源漏（SD_ESI）模块在前段工艺流程中占据关键地位，位于栅极图形化和接触孔形成之间 。该模块接收一个已部分制造的晶体管结构，其中伪栅堆栈已在图案化的硅鳍片上定义完成，第一间隔层（通常称为内间隔层或外部间隔层）已沉积并刻蚀，浅沟槽隔离已回刻以暴露鳍片有源区 。该模块的基本任务是形成凸起的、外延生长的源漏区，为沟道提供低电阻电气通路，同时通过应力工程提升载流子迁移率 。
在更广泛的 14nm FinFET 工艺流中，该模块不仅仅是一个电阻形成步骤——它是一个多功能集成节点 。外延硅源漏是后续硅化物接触形成、自对准接触图形化和金属互连着陆的基础 。下游模块严重依赖于该模块所提供的刻面几何形状、掺杂分布和晶体质量 。如果外延刻面变形或结非保形，则从硅化物形成到接触刻蚀的每一个下游步骤都会继承这种几何缺陷，将良率损失传播到整个剩余工艺流中 。
该模块还必须提供所谓的 SD_ESI 模块工艺流输出：一种结构，其中 S/D 间隔层 2 已形成，外延硅已在 S/D 凹槽中选择性生长，器件已准备好进行层间介质零层沉积和化学机械抛光 。因此，14nm 外延硅源漏集成是一个关键模块——其质量直接决定晶体管是否能达到目标驱动电流、关态泄漏和阈值电压均匀性 。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
S/D Spacer 2 Deposition
在 14nm FinFET 中，“14nm FinFET epitaxial silicon source-drain integration process flow”对应 SD_ESI 模块的第 112 步。
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输入状态与工序逻辑
上游集成依赖关系
当 SD_ESI 模块开始时，晶圆已经历了鳍片图形化（通常通过自对准双重图形化）、STI 填充与回刻、阱注入、伪栅沉积与图形化，以及第一间隔层形成 。伪栅定义了沟道区域，而外部间隔层——通常是氮化硅层，通过保形沉积和各向异性刻蚀形成——则定义了栅极边缘与源漏延伸区之间的偏移 。这个偏移距离至关重要：它控制着有效沟道长度以及外延生长在栅极下横向侵入的程度 。
S/D 间隔层 2 沉积的集成原理基于创建第二介质边界的需要，该边界能进一步将栅极侧壁与外延生长区域隔离 。在外部间隔层形成后，通常在 S/D 区域的暴露硅鳍片中刻蚀出一个凹槽，以为外延生长创建一个凹陷体积 。然后沉积并刻蚀 S/D 间隔层 2，以定义该凹槽的横向边界，确保外延硅仅在指定的 S/D 区域生长，而不会侵入栅极堆栈下方 。
工序逻辑与模块排序
这些步骤的排序并非随意——它遵循严格的因果逻辑 （工程实践）。伪栅必须先于间隔层形成图形化，因为间隔层是自对准于栅极侧壁的 。外部间隔层必须在凹槽刻蚀之前形成，因为它能在选择性硅刻蚀过程中保护栅极侧壁 。凹槽刻蚀必须先于 S/D 间隔层 2 沉积，因为该间隔层定义了凹槽边界 。最后，外延生长必须在两个间隔层都就位后进行，因为它们共同定义了外延硅被限制在其中的几何包络 。
这种工序逻辑确保了外延硅源漏自对准于栅极和隔离结构，这一原理可追溯到最初实现 FinFET 缩放的自对准双栅 MOSFET 概念 。
物理与化学机制
选择性外延生长物理
外延硅 S/D 形成的核心物理机制是选择性外延生长，这是一种化学气相沉积工艺，其中含硅前驱体气体仅在暴露的硅表面沉积晶体硅，而不会覆盖介质表面 。选择性源于不同的表面化学性质：在硅表面，前驱体分解并整合到现有的晶格中，延续衬底的钻石立方周期性 。在介质表面，成核在热力学和动力学上受到抑制，因为非晶或化学计量比的介质缺乏外延对准所必需的晶体模板 。
在 14nm 外延硅源漏集成过程中，生长同时沿垂直和横向进行，形成刻面结构，其形状对应硅晶格的特定晶面 。这些刻面并非装饰性——它们决定了后续硅化物形成的接触面积，并影响从外延区到沟道的应力传递效率 。刻面几何形状是不同硅晶面各向异性生长速度的直接结果，这种现象源于不同晶体取向之间的表面能差异 。
原位掺杂与结形成
SD_ESI 模块工艺流中的一个关键化学原理是外延生长过程中的原位掺杂 。并非完全依赖生长后的离子注入，掺杂剂物种（例如 n 型用磷或 p 型用硼）通过气相在 CVD 过程中引入，并在晶格形成时整合到生长中的晶格中 。这种方法实现了高表面掺杂剂浓度，且没有离子注入相关的晶体损伤，因为掺杂剂原子在生长过程中占据替代晶格位置，而非通过动能驱动进入 。
FinFET 中结形成的物理原理比平面器件更复杂，因为鳍片是一个三维结构 。保形结——沿着整个鳍片高度保持均匀掺杂深度的结——对于均匀的阈值电压和鳍片有源区的充分利用至关重要 。非保形结，即掺杂分布从鳍片顶部到底部发生变化，会导致阈值电压不均匀、沟道电阻退化，以及由于鳍片顶部的结侵入而加剧短沟道效应 。
通过外延生长的应力工程
在 14nm FinFET 技术中，外延 S/D 区域也用作应力工程元件 。对于 n 型器件，具有较大晶格常数的外延硅（通过掺入碳或磷实现）在沟道上施加拉伸应力，通过修改硅能带结构和降低载流子有效质量来增强电子迁移率 。对于 p 型器件，嵌入的硅锗产生压缩应力，增强空穴迁移率——这一主题在 14nm FinFET 嵌入硅锗源漏集成工艺流 中有详细讨论 。
应力传递机制依赖于外延 S/D 材料与沟道区域之间的弹性相互作用，并由氮化硅间隔层介导 。S/D 间隔层 2 和外部间隔层共同决定了有多少外延应力耦合到沟道中，以及有多少耗散到隔离结构中 。这就是为什么间隔层材料选择和空间尺寸不仅仅是几何选择——它们是应力管理决策 （工程实践）。
间隔层形成化学
氮化硅间隔层通常通过等离子体增强化学气相沉积或原子层沉积形成，选择它们是因为在三维鳍片拓扑结构上的保形性 。氮化硅优于二氧化硅用于间隔层应用，因为其较高的介电常数能提供更好的栅极到 S/D 隔离（就边缘场控制而言），并且其固有应力特性可调整，以补充外延应力工程 。随后进行的各向异性刻蚀依赖于离子增强定向刻蚀，其中垂直离子轰击从水平表面去除材料，而垂直侧壁受到由刻蚀副产物形成的钝化层的保护 。
界面与失效传播
间隔层到外延层界面
S/D 间隔层 2 与外延硅之间的界面是整个 14nm FinFET 流程中最易发生失效的边界之一 。如果间隔层刻蚀的选择性不足，可能会损坏暴露的硅鳍片表面，产生粗糙度，从而在外延生长过程中引发缺陷 。相反，如果间隔层刻蚀在 S/D 凹槽中留下残留的氮化硅，外延硅将在受污染的表面上生长，导致多晶成核并显著增加 S/D 电阻 。
这里的定向权衡是根本性的：更激进的间隔层刻蚀可确保用于外延的干净硅表面，但有可能使外部间隔层底部过度刻蚀，这会扩大有效的 S/D 区域并缩短有效沟道长度 。更保守的刻蚀能保持间隔层完整性，但可能留下损害外延质量的残留物 。
外延层到接触孔界面
在下游，外延 S/D 表面必须干净且具有刻面，以实现均匀的硅化物形成 。如果外延刻面不规则——由于整个晶圆上局部生长速度不均匀或相邻鳍片间的刻面合并——硅化物反应将不均匀，从而产生局部高接触电阻区域 。这种电阻直接降低驱动电流，并可能导致器件级变化，这种变化很难诊断，因为它源于几个工艺步骤之前 。
失效模式及其传播路径
有几种特征明确的失效模式源自 SD_ESI 模块：
非保形结：如果外延凹槽侧壁非垂直，则在原位掺杂和任何补充注入后产生的掺杂分布将沿鳍片高度呈梯度变化，导致阈值电压变化和鳍片利用不充分 。这种失效会传播到器件级变化中，无法通过下游调整来纠正 （工程实践）。
鳍片顶部过掺杂：鳍片顶部的过量掺杂剂浓度（由注入拖尾或不当的外延高度控制引起）会加剧短沟道效应并增加关态泄漏 。这是一种仅在最终电学测试时才显现的直接性能失效，使得根本原因识别具有挑战性 （工程实践）。
外延缺陷传播：外延生长过程中形成的晶格缺陷——无论是来自表面污染、晶格失配还是热应力——会通过后续热循环传播，并可能充当泄漏路径或硅化物尖刺点 。
间隔层完整性丧失：如果 S/D 间隔层 2 受损——通过针孔、裂纹或厚度不足——后续沉积的接触金属可能短路至栅极，导致灾难性的良率损失 。这是一种严重的失效模式，通常表现为硬短路 （工程实践）。
亲历真实模块
为了理解实际中的 SD_ESI 模块工艺流，工程师可以探索交互式工艺流，该流程捕捉了 14nm FinFET 制造中使用的精确步骤顺序 。外延硅源漏集成被表示为这个更大流程中的一个特定步骤：
这种交互式表示允许工程师在更广泛的 14nm FinFET 工艺流 中追溯间隔层沉积、凹槽刻蚀、外延生长和掺杂步骤的确切顺序 。通过交互式地遍历序列，人们可以理解每个步骤的输出如何成为下一步骤的输入条件，以及晶圆的几何和材料状态如何通过该模块演变 。
模块内的步骤顺序通常遵循以下逻辑：在外部间隔层形成且 S/D 凹槽刻蚀之后，沉积并刻蚀 S/D 间隔层 2 以定义凹槽边界 。然后清洁暴露的硅（通常使用预外延清洗以去除原生氧化物和污染物），并进行带原位掺杂的选择性外延生长 。然后该结构进入 ILD0 沉积和 CMP，使拓扑平坦化，为后续接触形成做准备 。
相关学习路径
学习 14nm FinFET 外延硅源漏集成的工程师还应探索以下相关主题：
14nm FinFET 工艺流概览 提供了全模块背景，展示了 SD_ESI 模块如何适应从鳍片图形化到替代金属栅极的完整前段工艺序列 。理解这个更广泛的背景对于理解 SD_ESI 模块的输入和输出条件为何以这种方式受限至关重要 （工程实践）。
对于从事 p 型器件工作的工程师，14nm FinFET 嵌入硅锗源漏集成工艺流 涵盖了互补模块，其中 SiGe 外延取代硅外延以引入沟道压缩应力 。这两个模块共享许多集成原理——凹槽形成、间隔层定义、选择性生长——但在应力物理和材料化学上有所不同 。
在下游，14nm FinFET 接触刻蚀停止层和前金属介质集成工艺流 接续 SD_ESI 模块结束之处，展示了外延 S/D 表面如何过渡到接触和金属化层 。这些模块之间的界面——外延硅与接触刻蚀停止层相遇之处——是应力管理和寄生电容控制的另一个关键边界 。
未来展望
随着 FinFET 技术向环栅和纳米片架构发展，在 14nm 外延硅源漏集成中学到的原理仍然适用，但也面临新的挑战 。在 GAA 器件中，外延 S/D 必须与悬浮的硅纳米片（而非鳍片侧壁）接触，这需要更精确的选择性生长控制，并引入了新的凹槽几何形状 。
研究方向包括开发无需间隔层定义凹槽图形化的区域选择性沉积技术，以及探索能够提供更高应变而不会晶格弛豫的原位掺杂亚稳态合金外延（如用于 n 型的 SiCP）。Sachid 等人 展示的气隙间隔层概念也预示着未来 S/D 间隔层本身可能成为一种工程化的介质结构，用简单的固态氮化硅换取更低寄生电容和增强应力传递的性能增益。
这些新兴趋势直接建立在 14nm 节点确立的集成逻辑之上，在该节点，间隔层定义、外延生长和应力工程之间的相互作用首次在生产规模上被系统化 。基本的物理原理——晶体表面的选择性成核、各向异性刻面形成、通过弹性耦合的应力传递——保持不变；只有其实现的几何和材料复杂性在不断演变 。
参考文献摘要
- Hisamoto 等人, "FinFET—a self-aligned double-gate MOSFET scalable to 20 nm," IEEE TED, 2000 .
- "The Challenges of Advanced CMOS Process from 2D to 3D," Appl. Sci., 2017.
- Sachid 等人, "FinFET With Encased Air-Gap Spacers for High-Performance and Low-Energy Circuits," IEEE EDL, 2017 .
- Plummer, Deal, Griffin, "Silicon VLSI Technology," 2000.
- Sze, Ng, "Physics of Semiconductor Devices," 2006.
- Hu, "Modern Semiconductor Devices for Integrated Circuits," 2010.
- US-2025218860-A1, "Semiconductor device structure and methods of forming the same," 2023.
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