14nm FinFET外延硅源漏集成工艺流程：原理、机制与集成逻辑

在完整流程中的角色

14nm FinFET 外延硅源漏（SD_ESI）模块在前段（FEOL）工艺流程中占据关键地位，位于栅极图形化和接触孔形成之间。该模块接收一个已部分制造的晶体管结构，其中伪栅堆栈已在图案化的硅鳍片上定义完成，第一间隔层（外部间隔层）已沉积并刻蚀，浅沟槽隔离（STI）已回刻以暴露鳍片有源区。该模块的基本任务是形成凸起的、外延生长的源漏区，为沟道提供低电阻电气通路，同时通过应力工程提升载流子迁移率。

在更广泛的 14nm FinFET 工艺流中，该模块是一个多功能集成节点。外延硅源漏是后续硅化物接触形成、自对准接触（SAC）图形化和金属互连着陆的基础。下游模块严重依赖于该模块所提供的刻面几何形状、掺杂分布和晶体质量。如果外延刻面变形或结非保形，则从硅化物形成到接触刻蚀的每一个下游步骤都会继承这种几何缺陷，将良率损失传播到整个剩余工艺流中。

该模块提供所需的结构输出：S/D 间隔层 2 已沉积并刻蚀，S/D 硅腔体已在鳍片中刻蚀完成，预外延氧化物清洗已执行，且选择性外延硅已在 S/D 腔体中生长，随后进入后续间隔层和介质步骤。因此，14nm 外延硅源漏集成是一个关键模块——其质量直接决定晶体管是否能达到目标驱动电流、关态泄漏和阈值电压均匀性。

输入状态与工序逻辑

上游集成依赖关系

当 SD_ESI 模块开始时，晶圆已经历了鳍片图形化（通常通过自对准双重图形化）、STI 填充与回刻、阱注入、伪栅沉积与图形化，以及第一间隔层形成。伪栅定义了沟道区域，而外部间隔层则定义了栅极边缘与源漏延伸区之间的初始偏移。这个偏移距离至关重要：它控制着有效沟道长度以及后续腔体刻蚀和外延生长在横向上接近沟道区域的程度。

S/D 间隔层 2 沉积的集成原理基于创建第二介质边界，该边界隔离栅极侧壁并为 S/D 腔体刻蚀提供保护掩模。S/D 间隔层 2 沉积发生在主 S/D 硅腔体刻蚀之前。在硬掩模沉积、光刻和间隔层回刻之后，暴露的鳍片区域经历各向异性硅腔体刻蚀，形成凸起外延生长所需的凹陷体积。

工序逻辑与模块排序

这些步骤的排序遵循严格的集成因果关系。伪栅必须先于初始间隔层沉积进行图形化，因为间隔层是自对准于栅极侧壁的。S/D 间隔层 2 沉积必须先于 S/D 硅腔体刻蚀，以便间隔层在激进的硅刻蚀过程中保护栅极堆栈侧壁。在腔体刻蚀之后，有机硬掩模层剥离和原生氧化层清除必须在外延生长前完成。

这种工序逻辑确保了外延硅源漏自对准于栅极堆栈和隔离介质边界，防止非图案化生长并保持沟道尺寸。

物理与化学机制

选择性外延生长物理

外延硅 S/D 形成的核心物理机制是选择性外延生长（SEG），这是一种化学气相沉积（CVD）工艺，其中含硅前驱体气体仅在暴露的硅表面沉积晶体硅，而不会覆盖介质表面。选择性沉积意味着外延仅发生在暴露的单晶硅表面，而不会发生在诸如二氧化硅或氮化硅等相邻介质材料上 [T1]。选择性源于不同的表面反应热力学和动力学：在硅表面，前驱体分子分解并整合到现有的晶格中，保持钻石立方晶格周期性。在非晶介质表面，由于缺乏晶体模板，成核在热力学和动力学上受到抑制。

在 14nm 外延硅源漏集成过程中，生长同时沿垂直和横向进行，形成刻面结构，其几何形状对应硅晶格的特定晶面。这些刻面决定了后续硅化物形成的接触表面积，并影响向沟道的应力传递效率。刻面几何形状是由表面能最小化驱动的不同晶向各向异性生长速率的结果。

原位掺杂与结形成

外延生长过程中的一个关键化学机制是原位掺杂。外延沉积过程中的原位掺杂是通过将气相掺杂剂前驱体与主硅源气体一同通入反应室来实现的 [T1]。并非完全依赖生长后的离子注入，掺杂剂物种（例如 n 型用磷或 p 型用硼）在晶格形成时整合到晶格中。这种方法实现了高活性掺杂剂浓度，且不会产生离子注入诱导的晶体损伤。

FinFET 中结形成的物理原理要求在三维鳍片轮廓上实现保形掺杂。保形结沿着整个鳍片高度保持均匀的掺杂深度，确保均匀的静电电势和阈值电压控制。非保形结会导致沟道电阻的局部变化，并由于鳍片顶部的非均匀结侵入而加剧短沟道效应。

通过外延生长的应力工程

在 14nm FinFET 技术中，外延 S/D 区域也用作应力工程元件。对于 n 型器件，具有替代性掺杂剂或碳的外延硅施加沟道应力，修改硅能带结构并降低电子有效质量。对于 p 型器件，嵌入的硅锗产生压缩应力以增强空穴迁移率，详见 14nm FinFET 嵌入硅锗源漏集成工艺流。

应力传递机制依赖于外延 S/D 体积与沟道区域之间的弹性形变，由相邻的介质间隔层介导。介质间隔层决定了有多少外延应力传递到沟道中，以及有多少弛豫到周围的隔离结构中。

外延前表面准备与清洗

要获得高质量单晶外延，必须在薄膜生长前保持极高的界面洁净度。如果外延生前硅表面残留污染物或原生氧化层，则无法实现单晶生长 [T1]。在 14nm SD_ESI 模块中，预外延清洗可去除硬掩模剥离和腔体刻蚀期间产生的原生氧化硅薄膜和表面污染物。消除这些界面阻碍使沉积的硅原子能够直接与下层衬底晶格对齐。

界面与失效传播

间隔层到外延层界面

介质间隔层与外延硅之间的界面对工艺变化高度敏感。如果间隔层回刻刻蚀不足，残留的介质材料会留在鳍片腔体中，导致多晶成核或生长空洞。相反，过度激进的刻蚀会咬底栅极侧壁保护，冒外延向沟道横向侵入的风险并改变有效沟道长度。

外延层到接触孔界面

在下游，外延 S/D 表面必须呈现均匀的晶体学刻面以进行硅化物形成。不规则的刻面形状或紧密相邻鳍片之间的刻面合并会导致硅化物反应深度不均匀以及接触电阻的局部尖峰。这种局部电阻退化降低了驱动电流，并引入了器件间的性能变异。

失效模式及其传播路径

几种关键失效模式从 SD_ESI 模块传播：

• 非保形结轮廓：非垂直的腔体侧壁沿鳍片高度形成不均匀的掺杂深度，导致跨鳍片有源高度的阈值电压变化。
• 鳍片顶部过掺杂：上鳍片顶附近的过量掺杂剂积累加剧了短沟道效应并增加了关态漏极泄漏。
• 界面缺陷传播：残留的界面氧化物或晶格位错充当复合中心，增加了结泄漏电流。
• 间隔层完整性退化：介质间隔层中的针孔或过度减薄使接触金属突破栅极边界，导致灾难性的栅极到源/漏短路。

亲历真实模块

要检查这些步骤在实际中是如何组织安排的，请探索捕捉了 14nm FinFET 制造中使用的确切步骤顺序的交互式工艺流：

在交互式流程中打开 S/D Spacer 2 沉积步骤

这种交互式视图允许工程师在更广泛的 14nm FinFET 工艺流 中追溯 S/D Spacer 2 沉积、硬掩模图形化、S/D 腔体刻蚀、氧化皮清除和选择性外延的顺序。遍历该序列展示了每个步骤的输出状态如何建立下一步骤的输入条件，从而跨模块保持结构对准。

该序列始于伪栅和鳍片拓扑上的 S/D Spacer 2 沉积，随后是光刻和硬掩模图形化。各向异性刻蚀定义间隔层侧壁并从 S/D 区域去除硅以形成鳍腔。在剥离掩模材料并执行去除氧化物的清洗后，执行带原位掺杂的选择性外延生长。随后的间隔层步骤随后为下游 14nm FinFET 接触刻蚀停止层和前金属介质集成工艺流 准备前段结构。

相关学习路径

学习 14nm 外延硅源漏集成的工程师应探索以下相关主题：

• 14nm FinFET 工艺流 提供了总体模块序列，详细介绍了源漏外延如何连接栅极图形化与替代金属栅和接触形成。
• 对于 p 型器件，14nm FinFET 嵌入硅锗源漏集成工艺流 解释了如何集成 SiGe 外延以诱导沟道压缩应变。
• 在下游，14nm FinFET 接触刻蚀停止层和前金属介质集成工艺流 详细介绍了凸起的外延源/漏如何过渡到接触刻蚀停止层沉积和介质平坦化。

未来展望

随着器件架构从 FinFET 过渡到环栅（GAA）纳米片，源漏外延原理仍然是基础，同时面临着新的结构需求。在纳米片器件中，选择性外延必须包裹悬浮的水平纳米片沟道，而不是垂直鳍片侧壁，这需要对横向腔体凹陷和内部间隔层形成进行精确控制。

关键研究领域包括简化掩模要求的区域选择性沉积技术、降低寄生接触电阻的高级原位掺杂剂激活，以及平衡边缘电容降低与向沟道最佳应力耦合的工程介质间隔层。这些发展直接建立在 14nm FinFET 源漏外延确立的集成逻辑之上，在该节点，间隔层定义、表面洁净度和选择性晶体生长首次在量产规模上实现统一。