40nm BSI CIS 集成中的 P 型钉扎注入与表面电势控制

完整工艺流程中的功能

在现代图像传感器制造中，表面钉扎层（surface pinning layer）的形成是前段工艺（FEOL）光电二极管模块中的关键步骤。在 40nm 背照式（BSI）CMOS 图像传感器（CIS）中，p 型钉扎离子注入是在定义埋入式 n 型存储阱以及图案化相邻传输栅（TG）结构之后执行的。这一特定的离子注入步骤将受主掺杂剂引入光敏区域上方的顶层硅中，从而形成一层浅且高掺杂的 p 型表面层。

该步骤的主要运行任务是将普通的埋入式 n 型光电二极管转变为全钉扎光电二极管（PPD）架构。通过建立一个锚定于衬底接地端的固定表面电位，表面钉扎层消除了硅-二氧化硅界面处的浮动电位波动。该步骤完成后，晶圆将被移交给后续的热激活退火、层间介质沉积和接触孔形成等工艺步骤，并在最终进入整个 40nm BSI CMOS 图像传感器工艺流程 中的晶圆键合、硅衬底减薄和背照式处理阶段之前完成。

上游输入状态

p 型钉扎注入步骤继承了由先前光刻、刻蚀和掺杂操作所建立的复杂结构和表面状态：

• 图案化栅极与侧墙堆叠：传输栅电极及其相关的介质侧墙在前端硅表面完全形成。这些结构充当自对准掩模，定义了表面钉扎区与传输栅沟道之间的横向边界。
• 埋入式存储阱：通过先前的中高能离子注入，在表面正下方形成了 n 型电荷存储阱。该 n 型区域用于容纳图像积分期间收集的光生电子。
• 表面界面条件：活性硅表面覆盖有一层薄的屏蔽氧化层，旨在减少离子沟道效应（channeling），并在注入过程中保护晶体免受环境污染。然而，其下方的硅-二氧化硅界面仍包含由先前工艺产生的悬挂键、晶格扰动和陷阱态。
• 衬底连接路径：相邻的浅沟槽隔离（STI）区域或周围的 p 阱扩散结构被精确定位，以便即将形成的 p 型表面层能够与传感器的接地参考建立稳固的电连接。

物理与化学机制

40nm CIS p 型钉扎机制与费米能级钉扎

通过表面钉扎抑制暗电流的核心物理原理是对表面载流子统计和界面能带结构的调控。位于能带隙内的未钝化硅表面态根据 Shockley-Read-Hall（SRH）动力学充当产生-复合（G-R）中心。当 n 型光电二极管表面耗尽或处于较弱的电位控制下时，热激发会通过这些中能带界面陷阱不断地将电子从价带提升至导带，从而产生暗电流和随机噪声。

       前端界面                    埋入式存储区域
   [ Si-SiO2 表面界面 ]          [ 埋入式 N 阱区域 ]
                 │                                   │
                 ▼                                   ▼
  空穴积累 (p+ 钉扎)                耗尽型载流子存储
  固定于接地电位 (V=0)               电位最大值 (V = V_pinning)
                 │                                   │
                 └─────────────────┬─────────────────┘
                                   │
                                   ▼
               完全静电钉扎与隔离

p 型钉扎注入通过将高浓度的受主杂质引入紧邻的表面区域解决了这一问题。未来器件所需的极浅结可以通过极低能量的注入来形成。[T1] 这形成了一层重掺杂的 p 型层（$p^+$ 层），该层积累了大量连接至公共接地电位的多数载流子（空穴）。这些丰富的表面空穴填充了可用的界面陷阱，使其保持在填充电荷状态。因此，表面费米能级被紧紧钉扎在价带边缘附近，抑制了来自界面态的电子产生，并有效地将暗电流产生机制与信号收集体积隔离开来。

电位分布工程与完全耗尽

在器件静电学方面，40nm 钉扎光电二极管的集成依赖于垂直的 $p^+/n/p$ 三明治结构。上层 $p^+$ 钉扎层和下层 p 型衬底包围了中心的 n 型存储区域。当通过传输栅向相邻的浮动扩散（FD）节点施加正电压脉冲时，移动电子从 n 阱中被扫除，留下带正电的电离施主空间电荷。

由于表面 $p^+$ 层保持在接地电位，光电二极管内部的静电电位在远离硅表面的位置达到一个特征电位最大值，即钉扎电位（$V_p$）。一旦完全耗尽，内部电位将锁定在 $V_p$，而不受外部偏置进一步变化的影响，使完全耗尽的光电二极管节点对复位噪声（kTC 噪声）具有免疫力。

在光学积分阶段，光生电子收集在这个埋入式势阱中。电荷的积累会改变局部电位，这由光电二极管电压积分的基本关系建模：

$$\frac{dV}{dt} = \frac{I_{ph}}{C(V)}$$

其中光电流 $I_{ph}$ 取决于入射光子通量 $\phi(\lambda)$ 和波长依赖的量子效率 $\eta(\lambda)$：

$$I_{ph} = q \int \phi(\lambda) , \eta(\lambda) , d\lambda$$

此处，$q$ 为基本电荷，$C(V)$ 表示结结构的电压依赖耗尽电容。由于信号电子完全存储在埋入式体区而不是靠近表面界面处，载流子复合损耗降至最低，从而确保了高收集效率。

     表面 (p+)           埋入式 N 阱            P 型衬底
  V = 0 (钉扎)            电位峰值             V = 0 (接地)
       │                         │                         │
       ├─── 接地空穴 ──────┼─── 存储电子 ────┤
       │                         │                         │
       ▼                         ▼                         ▼
  [ 低噪声 ]          [ 高信号容量 ]       [ 衬底偏置 ]

注入物理与损伤控制

实现这种精细的电位分布需要精确控制硅晶格内的能量离子碰撞。当高能离子穿透表面时，它们会发生核碰撞，将硅原子从其平衡晶格位置移位，产生空位和自填隙原子等点缺陷。

如果这些晶体缺陷在 $p^+/n$ 结边界附近未被退火修复，它们会产生局部高电场区域和缺陷复合物，诱发带带隧穿或陷阱辅助热泄漏。因此，必须综合优化离子束种类选择、注入倾角/旋转角度以减少晶体沟道效应，以及后续的热退火循环，从而使掺杂剂激活到替位式晶格位置，同时使受损区域重结晶。

下游影响与失效传播

p 型钉扎注入步骤中的工艺偏差会广泛传播至后续的热处理模块和最终的像素电学参数。平衡 p 型钉扎剂量和分布代表了在多种功能失效模式之间的持续权衡：

次优状态	直接物理根源	下游失效表现
深度过大 / 能量过高	p 型掺杂剂穿透太深，进入 n 阱存储体积。	• 由于存储阱体积压缩，满阱容量（FWC）降低。<br>• 在传输栅（TG）下方形成传输势垒，导致图像滞后（image lag）和残余电荷。
剂量不足 / 激活不完全	表面空穴浓度未能钉扎表面费米能级。	• 表面电位浮动，耗尽不完全。<br>• 严重的表面暗电流和白点缺陷。
晶格损伤过高	高注入剂量或束流产生未退火的晶格位移环。	• 由结缺陷陷阱引起的暗计数率（DCR）增加。<br>• 结泄漏增加和随机电报噪声（RTN）。
横向掺杂扩散	热驱动引起的横向扩散进入传输栅沟道区域。	• 传输栅晶体管的阈值电压偏移。<br>• 电荷传输调制不对称和沟道夹断。

实际操作步骤

要查看该特定操作如何嵌入 40nm BSI CIS 器件的完整制造流程中，请查看下方的交互式工艺模块详情：

• 在交互式流程中打开 PD 步骤 99

此步骤充当了体部光敏存储阱形成与表面栅极控制模块之间的结构桥梁。在此阶段的精确执行确保了光电二极管在晶圆进入后段工艺（BEOL）金属化和背侧衬底加工之前，能够提供稳定的电荷存储容量，同时将热暗电流产生保持在较低水平。

相关学习路径

要进一步扩展您对先进像素集成、物理建模和器件架构的理解，请探索这些互补的技术指南：

• 40nm BSI CMOS 图像传感器工艺流程 — 关于全模块 BSI 集成、晶圆键合和光学层堆叠制造的综合分析。
• 40nm BSI CMOS 图像传感器钉扎光电二极管集成工艺流程 — 对多重注入分布、传输栅工程和浮动扩散设计的深入拆解。

未来展望

随着像素尺寸缩减，表面电位控制正面临来自物理缩放约束的挑战。横向面积的缩小缩减了总满阱容量，而浅沟槽隔离边缘与传输栅之间的余量变窄，则增加了对边缘击穿和电场集中的敏感性。

为了解决这些缩放瓶颈，下一代架构正评估先进材料和分布方案的创新：

• 原子级 Delta 掺杂：利用超浅原子层沉积或分子束外延 delta 掺杂技术，形成具有高电激活能力的 p 型表面覆盖层，抑制注入拖尾进入存储阱。
• 3D 共集成与 FDSOI：采用全耗尽型绝缘体上硅（FDSOI）衬底或单片式 3D 堆叠像素拓扑结构，在物理上将晶体管沟道与光敏体积隔离开来，缓解寄生扩散泄漏路径。
• 钝化介质：用结合了负固定电荷的高介电常数介质堆叠取代标准热氧化层，以场效应表面钝化补充化学 p 型钉扎。