完整流程中的功能
在先进多栅极架构集成中，特别是在14nm栅极模板定义中，功能型晶体管栅极结构的形成依赖于替代金属栅极（RMG）方案[P2, A1]。现代逻辑制造并非在前段工艺（FEOL）序列开始时沉积脆弱的高k金属栅极（HKMG）材料，而是采用称为伪栅极的牺牲占位结构[P2, A1]。鳍上方的伪栅极硅刻蚀步骤是决定性的减材图案化操作，它从一层全覆盖的非晶硅（a-Si）或多晶硅（poly-Si）层中刻蚀出这些临时牺牲栅极[P1, A1]。
此工艺模块的主要集成要求是将二维光刻图案转化为精确的三维形貌结构，这些结构横跨窄而垂直的单晶硅沟道[P1, A2]。该步骤接收一个覆盖有凸起三维硅鳍和经平坦化处理的牺牲硅覆盖层的衬底。它必须在密集和孤立的鳍区上选择性地刻蚀掉不需要的硅，同时以极高的选择性在一个超薄氧化物保护层上停止[P1, A1]。
[硬掩模图案化]
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▼
[鳍顶部上方 a-Si 栅极刻蚀] ◄── (关键的 RMG 模板定义)
│
▼
[侧墙与源/漏外延模块]
通过完成伪栅极刻蚀 FinFET 操作，该工艺移交出垂直、高深宽比的硅结构，这些结构作为后续工艺的结构刚性模板[P2, A2]。这些结构锚定了栅极介质侧墙间隔层的位置，引导了源漏抬升区域的自对准离子注入或外延生长，并定义了精确的体积空腔，该空腔将在后续RMG替代阶段被功函数金属和低电阻栅极导电核心所填充[P2, A2]。因此，在此单一步骤刻蚀过程中产生的任何结构畸变、关键尺寸（CD）变化或表面损伤，都将永久性地编码到晶体管的物理栅长和沟道几何形状中。在更广阔的 14nm FinFET 工艺流程 背景下理解这一步骤，对于掌握先进逻辑制造至关重要。
Guided route · 结构导览
Dummy Gate a‑Si Etch
本文对应「14nm FinFET 结构主线」第 2 站：栅极坐标。6 站走完整条流程，每站附原理导读与 2.5D 截面演进。
- 1有源区
- 2栅极坐标本文对应
- 3源漏
- 4最终栅
- 5接触
- 6后段交付
上游输入状态
在执行伪栅极刻蚀之前，晶圆会经历复杂的衬底准备、鳍有源区定义和牺牲薄膜沉积模块。该步骤继承的结构状态呈现出严峻的三维形貌和精细的材料界面，这些因素限制了干法刻蚀工艺窗口[P1, P2]。
+-------------------------------------------------------+
| 图案化硬掩模 |
+-------------------------------------------------------+
| |
| 牺牲非晶硅 (a-Si) |
| |
| +-------------+ |
| | 硅鳍 | |
| | (单晶) | 浅槽隔离 (STI) |
| 隔离氧化物 | | |
|-------------+-------------+---------------------------|
| 硅衬底 |
+-------------------------------------------------------+
上游表面拓扑结构包含以下结构组成部分：
- 凸起的硅鳍：窄而高的单晶硅沟道，垂直凸出于浅槽隔离（STI）平面氧化物表面之上。这些鳍具有高深宽比以及由先前的自对准双重图案化或各向异性浅槽刻蚀模块定义的圆角或平顶鳍顶轮廓[P2, A1]。
- 牺牲界面层：一层超薄的伪栅极氧化物（或牺牲的热/化学氧化物），连续包裹在凸起硅鳍的顶面和垂直侧壁周围[P1, A1]。该层充当化学刻蚀停止层，并保护下方的沟道硅免受高能离子损伤。
- 牺牲栅极导体：一层共形或经化学机械平坦化的全覆盖牺牲非晶硅（a-Si）或多晶硅（poly-Si）层，完全填充鳍间间隙并覆盖鳍结构[P2, A1]。非晶硅因其光滑的无晶粒薄膜结构而通常优于多晶硅，这可以在精细线条图案化过程中最小化线边缘粗糙度（LER）（工程实践）。
- 硬掩模堆栈：位于牺牲硅层之上的单层或多层介质硬掩模（例如，氧化硅上方的氮化硅）。这些硬掩模已通过先进的浸没式光刻或自对准间隔层辅助光刻结合干法刻蚀进行了预图案化。
从上游工艺继承的主要物理挑战在于依赖于深宽比的拓扑结构。牺牲硅薄膜的有效厚度存在变化：在凸起的鳍顶部正上方较薄，而在相邻鳍之间的深沟槽内以及STI场氧化物区域上方则显著更厚[P1, P2]。因此，刻蚀工艺必须沿垂直的鳍侧壁去除大量硅，同时不能破坏凸起的鳍顶部上方暴露的超薄保护性氧化物。为了进一步探讨栅极堆栈定义如何融入整个模块集成，请参阅 14nm FinFET 栅极堆栈集成工艺流程 中的详细分解。
物理与化学机制
14nm 栅极堆栈集成中的伪栅极刻蚀是使用高密度等离子体反应离子刻蚀（RIE）执行的，通常由电感耦合等离子体（ICP）或变压器耦合等离子体系统产生[P1, T2]。为了实现垂直侧壁、对下方氧化物的高选择性以及在3D鳍上的最小轮廓畸变，需要精确平衡化学自由基反应和物理离子辅助轰击机制[P1, T2]。
化学动力学与气体化学
用于a-Si/poly-Si刻蚀应用的主要气体化学物质使用卤化物，主要是溴化氢和氯气，并结合可控量的氧气和氟化气体。
- 卤素自由基解离：在高密度等离子体中，电子碰撞解离将HBr和Cl₂分子分解为反应性的溴和氯原子自由基。这些卤素自由基化学吸附到暴露的硅表面，削弱Si-Si共价键，并形成挥发性刻蚀副产物，如四溴化硅（$SiBr_4$）和四氯化硅（$SiCl_4$）[P1, T2]。
- 钝化动力学：氧自由基与刻蚀副产物和硅表面反应，在垂直侧壁上沉积一层超薄的非挥发性氧溴化硅（$SiO_xBr_y$）钝化膜。该钝化层阻止了垂直表面上的各向同性自由基刻蚀，从而强制执行各向异性的、方向受限的刻蚀轮廓[P1, T2]。
脉冲高密度等离子体机制
传统的连续波（CW）等离子体通常难以在复杂的3D鳍特征上平衡物理离子溅射损伤与非均匀的自由基负载。先进的14nm工艺严重依赖于脉冲高密度等离子体技术，其中源功率、偏置功率或两者被同步时间调制。
连续波 (CW) 等离子体：
功率： |=========================================| (恒定的离子/自由基通量)
-> 微负载效应和鳍顶面化的高风险
脉冲等离子体模式 (时间调制)：
功率： |=== OFF ===|=== ON ===|=== OFF ===|=== ON ===|
-> OFF周期内的热冷却降低了峰值离子能量
-> 允许中性自由基钝化以稳定侧壁
在功率开启脉冲阶段，高电子温度产生高密度离子和反应性自由基，驱动在沟槽底部进行定向的离子辅助刻蚀。在功率关闭脉冲阶段，电子温度迅速冷却，导致高能离子通量衰减，而较低能量的中性自由基继续扩散到特征侧壁。这种离子能量与中性自由基密度在时间域上的解耦产生了独特的机制优势：
- 抑制特征畸变：特征底部的微负载效应和电子充电被减轻，防止了沿鳍角出现局部的微沟槽[P1, P2]。
- 离子能量分布控制：脉冲使离子能量分布变窄，允许高化学刻蚀速率，同时将动能冲击能量保持在超薄氧化物层的溅射阈值以下。
- 防止面化：脉冲周期内较低的有效离子能量防止了硅鳍顶角的物理面化。
选择性与终点检测动力学
刻蚀序列被划分为不同的阶段步骤：一个高选择性的主刻蚀步骤，用于去除大部分牺牲硅覆盖层，随后是一个高度选择性的过刻蚀阶段[T2, A1]。当刻蚀前沿到达鳍上方保护性氧化物层的顶部时，光学发射光谱（OES）监测化学副产物发射强度（例如，元素硅或一氧化硅的光谱线），以检测精确的过渡终点。
一旦检测到终点，工艺切换到富含 HBr 和氧气的过刻蚀化学体系。溴自由基对硅相较于二氧化硅表现出极高的化学选择性，因为硅氧键的键能远高于硅硅键的键能。这种化学势垒阻止了在超薄鳍氧化物上的垂直刻蚀，同时继续清除沿深鳍侧壁角残留的硅“侧壁挂丝”[P1, P2]。
衬底能量状态与亚阈值依赖性：
I_{ds} \propto \exp\left(\frac{q V_{gs}}{\eta k T}\right)
其中 $I_{ds}$ 代表漏极电流，$V_{gs}$ 是栅极电压，$q$ 是电子电荷，$k$ 是玻尔兹曼常数，$T$ 是绝对温度，$\eta$ 是亚阈值斜率因子。在伪栅极刻蚀期间保持清晰的结构轮廓定义，可以防止物理沟道变化直接破坏这种指数载流子传输行为。
下游影响与失效传播
由于伪栅极结构为所有后续的前段工艺（FEOL）栅极模块建立了物理空间足迹，因此在该刻蚀过程中产生的轮廓偏差将直接传播为关键的电性能和良率失效[P2, A2]。
刻蚀非理想性 物理缺陷 晶体管失效模式
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氧化物击穿 ───────────> 鳍凹槽/面化 ─────────> Vt 偏移与短沟道效应漏电
硅底部残留 ───────────> 栅极间短路 ─────────> 良率损失与电阻尖峰
轮廓倾斜 ───────────> Lg 不均匀性 ─────────> 亚阈值摆幅退化
硬掩模侵蚀 ───────────> 严重的 LER/LWR ─────────> 随机掺杂剂波动与 Vt 变异性
1 [T2]. 超薄氧化物击穿与鳍侵蚀
如果过刻蚀化学体系的选择性不足或偏置功率过高，高能离子轰击会击穿保护鳍顶部的超薄牺牲氧化物层[P1, P2]。这会导致物理硅侵蚀、鳍凹槽和顶角面化[P1, P2]。
- 器件后果：硅鳍的凹槽减小了有效导电沟道高度（$H_{fin}$），直接降低了驱动电流（$I_{on}$）。此外，尖锐的面化角放大了局部电场，根据物理缩放关系恶化了亚阈值摆幅（$S$）：
其中，退化的电容耦合增加了 $\eta$，加剧了短沟道效应（SCE）和静态关态泄漏电流（$I_{off}$）。S = \eta \left( \frac{k T}{q} \right) \ln(10)
2. 牺牲硅残留（底部残留与侧壁挂丝）
在狭窄的鳍间空间内不彻底的刻蚀会沿着鳍底部或STI界面留下残留的硅“侧壁挂丝”。
- 集成后果：未刻蚀干净的牺牲硅在相邻栅极线之间充当物理桥接，导致灾难性的栅极间短路。此外，硅底部残留会扭曲介质内部侧墙形成的空间区域，从而阻止源漏区域的清洁外延。
3. 侧壁轮廓非垂直性（倾斜 vs. 底部切口 （工程实践））
对侧壁钝化膜（$SiO_xBr_y$）控制不足会改变伪栅极角度[P1, T2]。
- 倾斜轮廓：过度的钝化导致栅极底部变宽，相对于顶部人为增加了鳍基座附近的有效栅长（$L_g$）。这会增加寄生外部边缘电容并降低开关速度 （工程实践）。
- 底部切口轮廓：钝化不足允许横向自由基攻击，在硬掩模帽下方对伪栅极进行掏蚀。这会导致栅极坍塌、物理栅长不一致以及整个晶圆上不可控的阈值电压变化。
4. 线边缘粗糙度（LER）传递
在鳍上方的伪栅极硅刻蚀过程中，上层硬掩模的侵蚀或条纹化会将微粗糙度直接传递到牺牲硅侧壁[A1, P2]。在替代金属栅极工艺后，这种粗糙度会转化为金属栅极 LER，从而在工作函数和阈值电压中引发严重的局部波动。
实际操作步骤
要查看此特定操作如何融入先进逻辑制造的完整交互式序列中，请探索详细的工艺节点步骤：
在此工艺步骤中，主要操作重点是在凸起的鳍形貌上执行高选择性各向异性非晶硅去除，并在保护性介电界面上干净地终止[P1, A1]。步骤 91 是连接硬掩模定义与侧墙沉积及外延源/漏模块的关键桥梁，为真正的 14nm 多栅极逻辑性能固化了空间栅极模板[P2, A1]。
相关学习路径
为了更广泛地了解伪栅极工艺如何与周围的模块序列及下游替代集成相结合，请探索以下详细的集成指南：
- 14nm FinFET 工艺流程：对整个集成模块层次结构的全面概述，追踪从初始体硅鳍图案化、浅槽隔离、伪栅极定义、源/漏外延到替代金属栅极形成及后端金属化层的全过程。
- 14nm FinFET 栅极堆栈集成工艺流程：对替代金属栅极模块的集中探讨，详细介绍了牺牲 a-Si 伪栅极的去除、界面层工程、高k介质的原子层沉积、功函数金属层调整以及铝/钨填充金属的平坦化。
未来展望
随着器件架构从 14nm FinFET 代扩展到环绕栅极（GAA）纳米片结构和互补场效应晶体管（CFET），伪栅极刻蚀操作面临着前所未有的结构挑战[P2, A2]。
14nm FinFET 架构 亚 2nm GAA 纳米片架构
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│ G │ │ G │ │ 伪栅极覆盖层 │
│ a │ Fin │ a │ ├──────────────────────────────┤
│ t │ ┌─┐ │ t │ │ ===== 硅纳米片 ===== │
│ e │ │ │ │ e │ │ ----- SiGe 牺牲层 ---- │
└───┘ └─┘ └───┘ │ ===== 硅纳米片 ===== │
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(垂直侧壁刻蚀) (复杂多层腔体刻蚀)
在 GAA 纳米片流程中，伪栅极刻蚀必须蚀穿围绕交替的硅和硅锗（$Si/SiGe$）外延超晶格堆栈的牺牲硅。关键的演进方向包括：
- 原子层刻蚀（ALE）：从传统的连续波或脉冲等离子体 RIE 向准原子层刻蚀过渡。循环 ALE 工艺利用卤素物种的自限制吸附，随后进行低能离子暴露，实现对下方牺牲沟道零凹槽的亚纳米级轮廓控制 （工程实践）。
- 各向同性 vs. 各向异性协同：未来的 GAA 集成方案需要先进的干法刻蚀技术，能够无缝地从高度各向异性的垂直栅极切割过渡到超选择性的各向同性横向凹槽刻蚀，以释放纳米片沟道而不引起结构坍塌[P2, A2]。
- 材料选择：超越传统的非晶硅，下一代伪栅极模板正在探索硅锗合金或介电牺牲材料，这些材料相对于未掺杂的沟道片提供超高的刻蚀选择性，从而在亚 2nm 节点最大限度地减少沟道退化[P2, A2]。