7纳米FinFET接触孔集成工艺流程：原理、机制与模块依赖关系

在完整流程中的角色

7nm FinFET 接触通孔集成模块在整体工艺流程中处于关键位置：它连接了前段工艺（FEOL）晶体管制造与中段/后段工艺（MOL/BEOL）互连结构。当晶圆进入该模块时，替代金属栅极（RMG）工艺已完成高 k/金属栅极（HKMG）叠层，源/漏（S/D）外延已完成，并且在暴露的 S/D 区域上已形成硅化物接触。前金属介质（PMD）叠层已沉积，提供了介电隔离矩阵，后续将通过该矩阵刻蚀形成接触和通孔开口。

该模块向下游交付的是一组具备电功能、机械坚固且空间精确的垂直通道，用于连接晶体管终端与第一金属互连层。在 7nm 节点，接触通孔（VC）模块负责形成自对准接触（SAC），这些接触落在已硅化的 S/D 区域上，而不会与相邻栅极短路，同时还负责构建将接触连接到金属零层（M0）互连层的后续通孔结构。该模块还必须确保 PMD 沉积提供足够的介电隔离，刻蚀选择性保护栅极和鳍片的完整性，并且阻挡层/籽晶金属化在高深宽比结构内部实现保形覆盖。

VC 模块的下游使用者是 7nm FinFET金属零层互连集成工艺流程，该流程期望一个平坦化的顶部表面，并准备好暴露的接触/通孔插塞，用于 M0 沟槽图案化。从 VC 模块传播而来的任何非均匀性、空洞或残留污染都会直接降低 M0 电阻和良率。

输入状态与序列逻辑

上游依赖条件

当晶圆在 7nm FinFET 工艺中进入 VC 模块时，必须已经存在若干关键特征。鳍片结构已使用自对准双重图案化或四重图案化进行图案化，随后形成了浅沟槽隔离（STI）并暴露了鳍片。虚拟栅极通过 RMG 工艺被替换为 HKMG 叠层，侧墙已定义，S/D 外延（PMOS 使用 SiGe，NMOS 使用 Si:P）已沉积以引入应力并降低外部电阻。硅化处理已在 S/D 区域形成低电阻接触。

PMD 叠层本身是一个多层结构，包括 PMD 衬垫层（例如二氧化硅或氮氧化硅）、PMD 主体层和 CMP 盖层。衬垫层用作刻蚀停止层和扩散阻挡层，主体层提供主要的介电隔离，盖层则作为化学机械抛光（CMP）平坦化的抛光停止层。序列逻辑要求 PMD 沉积必须在硅化之后但在接触图案化之前进行，因为 PMD 必须封装晶体管形貌，同时保留硅化物表面可用于后续的回刻蚀接触形成。

模块内部序列

在 VC 模块内部，工艺链包含 PMD 沉积和平坦化、使用极紫外（EUV）或多重图案化的接触光刻、对硅化物和栅极材料具有高选择性的各向异性介电刻蚀、金属前清洗、阻挡层/籽晶沉积、金属填充（W 或 Co）以及 CMP 平坦化。每一步的输出制约着下一步：PMD 均匀性决定刻蚀深度控制；光刻保真度决定接触放置精度；刻蚀选择性决定栅极是否受损；金属化保形性决定接触孔内部是否形成空洞。

在 7nm 节点，EUV 光刻被全面应用于 MOL 接触和最小间距通孔互连，这简化了图案化序列，减少了掩模层数量，并相比浸没式多重图案化提高了关键尺寸（CD）保真度。更少的掩模意味着更少的对准误差、更紧密的 CD 分布以及改善的接触电阻分布。

物理与化学机制

PMD4 沉积集成原理

PMD 沉积——特别是电阻保护封帽形成后沉积的第四代 PMD（PMD4）——受控于在接触和电阻结构周围的高深宽比凹槽中填充而不产生空洞或缝隙的需求。沉积机制通常涉及等离子体增强化学气相沉积（PECVD）或高密度等离子体（HDP）CVD，其中前驱气体在等离子体环境中分解，并在三维特征上保形沉积二氧化硅。关键的物理原理是气相自由基必须在被暴露表面的表面反应耗尽之前，到达紧密排列的特征周围的凹陷区域。如果前驱体的粘附系数过高，间隙开口附近的沉积会在完全填充之前封闭内部，从而产生缝隙空洞。

HDP 沉积通过同时进行化学气相沉积与离子溅射来解决这个问题：高能离子将凸出区域的材料重新溅射到凹陷沟槽中，从而抑制空洞形成。在缩小的间距下，栅极相对于周围形貌的高度形成了复杂的几何结构，这对介质填充过程中的动力学控制提出了严苛要求。

接触刻蚀选择性

接触刻蚀必须穿透整个 PMD 介质叠层，并精确地停止在硅化物层上，而不会消耗下方的硅 S/D 或损坏相邻的栅极叠层。这种选择性是通过碳氟化合物等离子体化学与底层介电衬垫层（如氮化硅）的组合实现的。碳氟化合物基等离子体从氧化物形成挥发性四氟化硅（SiF4），同时在氮化物表面构建保护性碳氟聚合物薄膜，从而减慢刻蚀速率。

在 SAC 架构中，栅极间隔层和绝缘盖层在接触开口过程中保护栅极侧壁。如果保护性衬垫层被过度侵蚀，接触刻蚀会破坏栅极侧壁，引发栅极到接触的电气短路。相反，刻蚀不足会留下介质残留，抬高接触电阻。

阻挡层与金属化物理

接触孔图案化后，在金属填充之前必须沉积保形阻挡层（通常为 TiN），以防止氟化金属前驱体（如 WF6）与底层硅发生反应。为了克服狭窄接触特征中的台阶覆盖率限制，采用了原子层沉积（ALD），因为 ALD 可以实现非常薄层极佳的共形覆盖 [T1]。具体而言，由有机金属前驱体合成的 ALD 氮化钛阻挡层薄膜展示出优异的台阶覆盖率 [P1]。

在高深宽比开口中比较物理与化学沉积方法表明，化学气相沉积相比电离金属等离子体等物理气相沉积技术能够实现更高的底部覆盖率 [P4]。阻挡层建立后，CVD 金属填充（W 或 Co）通过前驱体表面反应继续进行。填充质量取决于表面反应动力学与前驱体向特征内部质量传输的比率；相对于扩散而言过快的表面反应会使特征顶部过早封闭，从而困住中央针孔状空洞。

接触电阻物理

硅化物与阻挡层界面处的接触电阻受肖特基势垒高度以及该界面上载流子传输机制的支配。由于先进节点的接触面积大幅收缩，必须通过重界面掺杂和硅化物相控制来降低比界面电阻率。传输机制从克服高势垒的热电子发射转变为穿过变窄空间电荷区的场致发射（隧穿），从而稳定低接触电阻（R_CNT）。

界面与失效传播

PMD 到硅化物界面

PMD 到硅化物界面是接触刻蚀过程中的主要刻蚀停止边界。此界面处的污染物（例如残留水分或有机残留物）会导致硅化物润湿不完全、界面空洞或热处理过程中相变温度升高。不完全的表面前清洗会导致原生氧化物阻碍均匀的接触着陆，引发局部硅化物击穿或接触开路失效。

栅极到接触界面

栅极到接触的间距是中段集成中最敏感的边界之一。SAC 衬垫层必须在长时间的接触过刻蚀期间保持介电完整性。针孔或局部衬垫层减薄会在栅极金属与 S/D 接触之间创建直接泄漏路径，增加关态泄漏（I_off）或导致灾难性栅极短路。由于栅极到接触短路无法通过后续工艺修复，衬垫层侵蚀直接影响芯片良率。

接触到 M0 界面

在金属 CMP 之后，接触插塞必须与周围的 PMD 盖层表面共面，以便后续的 M0 沟槽刻蚀能够均匀着陆。CMP 过度抛光（过抛）会导致插塞碟形凹陷，减小接触横截面积并抬高通孔界面电阻。抛光不足（欠抛）会在介质表面留下金属残留，导致相邻接触之间发生线间桥接短路。

失效传播总结

缺陷在模块中呈现方向性级联：上游形貌非均匀性产生 PMD 间隙填充缝隙 -> 缝隙空洞加速局部刻蚀速率，导致接触深度不均匀 -> 接触深度不均匀导致阻挡层覆盖不完整 -> 阻挡层间隙允许前驱体侵蚀或金属填充期间产生空洞 -> 填充空洞抬高界面电阻，降低驱动电流（I_on）并恶化电路时序裕量。

实际模块演示

为了解这些物理机制如何在集成序列中运行，请考虑中段流程。在交互式流程中的 PMD4 Deposition，介质填充在多道次接触光刻和刻蚀之前建立了绝缘矩阵。

评估跨模块依赖关系的工程师应参考 7nm FinFET工艺流程 以了解整体 FEOL 背景，以及 7nm FinFET接触集成工艺流程 以了解硅化物和接触侧墙机制。这些互相关联的模块阐明了光刻、等离子体刻蚀、ALD 阻挡层沉积和 CMP 如何协同优化器件良率。

相关学习路径

希望拓展领域知识的工程师应复习以下相关主题：

1. 接触集成物理：7nm FinFET接触集成工艺流程 详细介绍了硅化物形成、肖特基势垒工程和 SAC 侧墙规则。
2. 完整晶体管流程：7nm FinFET工艺流程 详细介绍了 FEOL 操作，包括鳍片形成、HKMG 替代栅极处理和 S/D 外延。
3. M0 互连集成：7nm FinFET金属零层互连集成工艺流程 涵盖了 M0 沟槽图案化、双双重嵌铜金属化和刻蚀停止层力学。
4. 器件物理与缩比：理解接触缩比需要分析 MOSFET 短沟道控制、寄生串联电阻分量和亚阈值泄漏权衡。

未来展望

从 FinFET 向环绕栅极（GAA）纳米片架构的过渡改变了中段工艺的约束条件。多桥纳米片沟道要求在悬挂片端周围进行保形介质填充，加剧了 PMD 间隙填充挑战。GAA S/D 区域上的接触金属化必须在复杂的 3D 表面轮廓上均匀化界面电阻。

替代接触金属（如钴 Co 和钌 Ru）正在取代钨（W），以在缩小尺寸下最小化插塞电阻。这些金属需要低温 ALD 工艺和薄扩散阻挡层，以避免界面退化。此外，埋入式电源轨（BPR）将电源分配网络布设在活性硅平面下方，将接触集成从传统的自顶向下 MOL 结构转向深衬底接触通孔。