7nm FinFET预览

[P1] 中针对先进 MOL 结构所概述的集成敏感性。因此，在该工艺节点引入 PMD4 既受电隔离需求驱动，也源于在加入关键图形层之前重置表面形貌的需要（工程实践）。

物理与化学沉积机理

PMD4 介电层通过基于化学气相的氧化物沉积机理形成，其中前驱体分子吸附在暴露表面上并发生表面介导反应，生成硅–氧网络，遵循 [P1] 和 [P3] 中针对 TEOS 基和臭氧辅助氧化物体系所描述的共形生长原理。在高度受限的 MOL 特征中，沉积从侧壁向特征中心推进，这意味着表面反应动力学与前驱体扩散共同决定是形成无空洞填充还是产生接缝缺陷，正如 [P1] 中 PMD 间隙填充研究所示。这种共形生长行为本质上会在对向生长前沿汇合处产生密度降低区域，使得中间间隙化学反应及沉积后网络重排对薄膜完整性至关重要 [P1]。从物理角度看，反应速率由前驱体吸附概率与解吸之间的平衡所主导，而非纯粹由气相分解控制，这解释了为何低温等离子体辅助或臭氧增强工艺能够在不超出 HKMG FinFET 堆栈热预算的情况下实现良好覆盖率 [P3]。反应性氧物种的增加有助于配体去除和 Si–O 键形成，而更长的表面停留时间则允许前驱体扩散进入深凹结构，从而改善间隙填充，但若侧壁过早闭合则会以接缝形成为代价 [P1]。这些相互竞争的机理共同界定了先进 MOL 结构中 PMD4 沉积的基本工艺窗口 [P1]。

材料与方法选择逻辑

基于硅氧化物的 PMD 材料被选用于 PMD4，是因为其宽带隙和低缺陷密度能够提供稳健的电绝缘性能，直接支撑 [T1] 中所述的尺度化 FinFET 器件低漏电要求。氧化物介电层还表现出与下游硬掩膜和氮化物层良好的化学相容性，可在后续沉积过程中最小化界面反应和应力诱发的剥离 [P3]。与氮化物基替代方案相比，氧化物 PMD 具有更低的本征应力以及对接触刻蚀更高的刻蚀选择性，这对于在 MOL 通孔形成过程中保持 CD 控制至关重要 [P1]。在高度共形的 SACVD 型沉积与更具流动性的氧化物方案之间的选择，反映了薄膜密度与间隙填充能力之间的权衡，这一平衡已在 [P1] 中针对 PMD 结构进行了深入分析。提高氧化剂强度或引入等离子体辅助通常会增加薄膜密度和湿法刻蚀抗性，但同时也会加速侧壁生长并提高在狭窄特征中过早夹闭的风险；而更具流动性的化学体系则有利于填充，但需要后续致密化以恢复机械强度 [P2]。因此，PMD4 的集成依赖于对前驱体反应性、表面迁移性以及沉积后网络固化的定向调控，而非单一主导参数，这与 [P1] 和 [P3] 中提出的机理框架一致。

7 nm FinFET 的节点特定考量

在 7 nm 节点，FinFET 的 MOL 几何结构呈现出极为紧密的接触间距和近乎垂直的轮廓，使得对共形沉积诱发接缝的容忍度大幅降低，从而使 PMD4 沉积对表面化学和轮廓演化尤为敏感 [P1]。HKMG 堆栈所施加的热预算缩减进一步限制了致密化选项，增加了对化学驱动网络形成而非高温松弛的依赖，这在低温氧化物沉积研究中已有强调 [P3]。此外，任何局部介电层变薄或空洞都会直接加剧短沟道器件中的寄生耦合和漏电，从而在该节点上进一步强化对机械与电学均匀 PMD4 层的需求，这与 [T1] 中的 FinFET 静电尺度化原理一致。