7nm FinFET 顶层金属互连集成：M12模块工艺流程原理及ESL化学

在完整流程中的角色

7nm FinFET 顶层金属互连集成代表了后段工艺（BEOL）布线堆栈的收官之作，其中顶层金属——指定为 M12——连接密集的下层信号布线至焊盘和封装接口。在一个采用极紫外（EUV）光刻技术进行下层最小间距互连的 7nm FinFET 技术平台中，顶层金属模块工艺流程调和了两个不同的需求：保持底层 EUV 定义的铜下层金属的尺寸保真度，同时提供高导电性、结构坚固的通道用于电力分配和焊盘连接。

该模块的上游输入是一个平坦化的 M11 互连表面，由包含阻挡层沉积、铜电镀和化学机械抛光（CMP）的铜镶嵌序列制备。7nm FinFET第十一层金属互连集成工艺流程提供了具有严格线宽均匀性和最小碟形凹陷的铜表面。传播到上层介质叠层中的表面形貌会在后续沉积步骤中被放大。顶层金属模块首先采用刻蚀停止层（ESL）盖层钝化该暴露的铜表面，沉积层间介质（IMD）叠层，图形化下达 M11 的通孔连接，随后采用减成法金属化而非铜镶嵌抛光来形成厚铝焊盘。

在下游，顶层金属模块提供一个结构化的铝表面，在其上构建钝化层。最终钝化层结合了二氧化硅底层与通过等离子体增强化学气相沉积（PECVD）沉积的氮化硅顶层，提供组装过程中的机械保护以及防止环境水分和离子污染的屏障。顶层金属表面的物理质量直接决定了焊盘可靠性、引线键合良率和封装完整性。

顶层金属的显著特征

尽管下层金属层依赖于铜镶嵌和 CMP 平坦化，但 M12 顶层金属层在三个基本方面有所不同。首先，M12 采用减成法铝图形化而非铜镶嵌填充，消除了顶层对铜 CMP 的需求。其次，特征尺寸和金属厚度显著增大以最小化供电电阻，将失效机制从最小间距下的电迁移转向应力诱导的介质开裂和焊盘分层。第三，直接沉积在 M11 铜表面上的封顶刻蚀停止层提供了防止铜氧化的关键钝化，同时为后续通孔图形化建立了具有刻蚀选择性的界面。

入口状态和序列逻辑

该模块在 M11 平坦化产生内凹于介质基体中的铜线后开始。在此阶段，7nm FinFET工艺流程已包含多个由 EUV 图形化的金属层。即使在 CMP 抛光之后，累积的晶圆形貌仍带有来自早期集成模块的残余碟形凹陷和侵蚀。因此，集成逻辑要求在抛光后的铜表面上直接沉积介质盖层，以便在介质生长前钝化暴露的金属免受氧化。

介质沉积与 ESL 集成

在集成架构中，刻蚀停止层通过将具有显著刻蚀速率差异的材料嵌入介质结构中来创建，以在图形化期间定义垂直深度极限 。M11 上方的介质叠层是一个工程化的层叠结构，包含封顶介电层、主体层间介质氧化物、嵌入的刻蚀停止层以及顶部封顶氧化物。介质封顶步骤在为后续通孔图形化建立具有刻蚀选择性边界的同时钝化暴露的铜。

刻蚀选择性定义为在同一刻蚀环境中暴露的不同材料的刻蚀速率之比 [T1]。SiN 刻蚀停止层既充当物理扩散屏障，又充当刻蚀终止层。在通孔刻蚀期间，等离子体化学环境在遇到 SiN 时从快速的氧化物去除转变为显著降低的去除速率。ESL 必须表现出相对于二氧化硅的高选择性、足够的薄膜密度以防止等离子体击穿，以及低氢含量以防止底层器件层退化。

通孔图形化与减成法焊盘刻蚀

在沉积介质叠层后，向下连接至 M11 铜的通孔开口通过光学光刻和各向异性等离子体刻蚀定义。刻蚀去除氧化物并打开底层的 ESL 盖层，在通孔底部暴露干净的 M11 铜。在通孔形成之后，在晶圆表面沉积阻挡层和厚的毯式铝膜，填充通孔开口并形成主体顶层导体层。

顶层金属焊盘光刻随后定义大尺寸 M12 焊盘结构和宽供电布线。使用基于氯的等离子体进行减成法反应离子刻蚀去除未被掩模覆盖的铝，留下独立的铝焊盘和电源总线。与难以干法刻蚀的铜不同，铝极易与氯物种形成挥发性刻蚀副产物，从而能够进行直接减成法图形化而无需 CMP。

物理和化学机制

ESL 盖层沉积化学

SiN 刻蚀停止盖层通常使用等离子体增强化学气相沉积（PECVD）或等离子体增强原子层沉积（PEALD）沉积。在 PECVD 中，基于硅烷或卤代硅烷的前驱体与等离子体放电中产生的氨或氮自由基反应，生成氮化硅薄膜。薄膜密度和化学计量取决于前驱体比例、等离子体功率和衬底温度。活性氮物种掺入生长的网络中，而氢副产物在薄膜内形成 N–H 和 Si–H 键。

在 PEALD 中，沉积通过自限制的表面反应循环进行。有机金属或卤代硅烷前驱体在脉冲步骤中化学吸附到活性表面位点上，随后是等离子体辅助的吹扫和反应步骤，提供自由基以去除有机配体。远程等离子体配置产生氮或氢自由基，降低了表面反应的活化能垒，从而在低热预算下实现致密薄膜生长。远程等离子体将自由基产生与直接离子轰击解耦，在保持地形保形性的同时减少对暴露铜表面的物理损伤。

通孔刻蚀与阻挡层界面

介质通孔刻蚀采用基于氟碳化合物的等离子体，结合了化学刻蚀（氟自由基与 SiO2 反应）和物理溅射（离子轰击）。当刻蚀前沿到达 SiN ESL 时，由于 Si–N 键具有比 Si–O 键更高的键能，且氟碳聚合物物种在氮化物表面积累，钝化了氮化物免受快速化学侵蚀，刻蚀速率因而降低。

等离子体终点检测监测来自挥发性刻蚀副产物的光学发射信号。随着刻蚀从氧化物过渡到氮化物，与硅和氧相关的发射线强度下降，表明刻蚀前沿已到达 ESL。这种发射变化会触发定时过刻蚀步骤，旨在清除通孔底部的残余氧化物，而不穿透底层的 M11 铜线。随后，铝阻挡层溅射在通孔底部建立电气接触和附着力。

减成法铝刻蚀机制

厚铝层的减成法刻蚀依赖于基于氯的等离子体化学，例如 BCl3/Cl2 混合气体。三氯化硼用于清除金属表面的原生铝氧化物并引发刻蚀，而氯物种与金属铝反应形成挥发性 Al2Cl6 物种。在各向异性刻蚀期间，通过可控的光刻胶蚀退和副产物聚合物化保持侧壁钝化，确保在厚铝特征上形成垂直侧壁轮廓。

界面与失效传播

ESL–介质界面

SiN 刻蚀停止盖层与周围氧化物之间的界面是一个关键的机械边界。PECVD SiN 中高的氢含量或未补偿的薄膜应力可能在热循环或下游封装期间引发界面分层。在 SiN 沉积期间增加等离子体激发可以提高薄膜密度和耐化学性，但会增加固有薄膜应力和离子诱导损伤。相反，降低等离子体功率可以降低薄膜应力，但可能形成刻蚀选择性降低的多孔氮化物。

ESL–铜界面

在通孔开口底部，封顶刻蚀停止层直接与底层的 M11 铜线交接。如果等离子体沉积使暴露的铜受到直接离子轰击、氢脆或表面氧化，通孔接触电阻会增加，电迁移抗性会降低。工艺逻辑要求采用远程等离子体激发或脉冲偏压模式，以尽量减少高能离子对金属表面的冲击。

减成法刻蚀中的腐蚀与残留

减成法铝刻蚀会在特征侧壁和光刻胶表面留下含氯残留物。如果暴露于环境水分中，残留的氯会与大气中的水反应形成盐酸，引发局部刻蚀后铝腐蚀。工艺流程必须包含紧随其后的刻蚀后等离子体剥离和湿法化学清洗，以在暴露于环境前去除氯物种并钝化铝侧壁。

下游失效传播

顶层金属模块中形成的缺陷会直接传播到组装和封装失效模式中。界面分层会形成捕获水分的空隙，在高温偏压应力下促进腐蚀。铝焊盘刻蚀不均匀或残余金属桥会导致电源网络中的导线短路。铝焊盘与上覆钝化氧化物之间的附着力差会导致在超声引线键合或倒装芯片组装期间发生焊盘剥离。

进入实际模块

要了解这些原理如何转化为具体的工艺序列，您可以在交互式流程中打开M12步骤699。此交互式步骤突出了封顶层沉积、介质叠层生长、通孔图形化、铝阻挡层/金属沉积、减成法焊盘刻蚀以及钝化层生长在整体集成方案中的排序方式。

该序列从 M11 CMP 后表面的表面清洗和钝化开始，随后沉积包含嵌入式 SiN 刻蚀停止层的介质叠层。该层的保形性、密度和固有应力决定了通孔刻蚀是否能实现均匀的深度控制，以及该叠层是否能承受封装热应力。介质沉积后，通孔光刻和各向异性等离子体刻蚀形成向下连接至 M11 的垂直接触通道。

阻挡层溅射和毯式铝沉积填充通孔并形成主体顶层金属层。M12 焊盘光刻和减成法反应离子刻蚀随后定义单个焊盘和厚供电迹线。刻蚀后清洗去除氯副产物以防止铝腐蚀。最后，在晶圆上沉积钝化二氧化硅和氮化硅层，在焊盘开口前密封互连叠层。

有关顶层金属模块如何连接到下层布线层的更多详细信息，请参阅 7nm FinFET第十一层金属互连集成工艺流程。整体架构框架在全面的 7nm FinFET工艺流程 指南中有详细说明。

界面与失效传播：更深入的权衡

厚介质叠层中的应力管理

厚的顶层 IMD 叠层会产生高的累积薄膜应力。PECVD SiN 层根据 RF 功率、气体比例和压力表现出拉伸或压缩应力。不平衡的叠层应力会导致晶圆翘曲、薄膜开裂或分层。集成逻辑要求协同优化 SiN 刻蚀停止层与周围氧化物层的应力，以保持净应力平衡的叠层。

氢扩散与器件可靠性

通过 PECVD 沉积的氮化硅薄膜含有以 Si–H 和 N–H 形式键合的残余氢。在热退火期间，氢会脱附并透过介质叠层向前端活性器件区域迁移。在先进 FinFET 中，栅极介质界面处的氢积累会改变阈值电压稳定性并加速偏压温度不稳定（BTI）退化。工艺工程必须在薄膜密度要求与氢含量之间取得平衡。

减成法刻蚀轮廓控制与残留

在厚铝焊盘中实现垂直侧壁需要平衡氯化学刻蚀与钝化聚合物物种。过度钝化会导致侧壁倾斜和紧密间隔的焊盘之间的残余铝丝，而钝化不足则会导致横向向内咬蚀和焊盘变窄。必须严格控制工艺窗口，以在不留腐蚀性氯残留物的情况下保持尺寸精度。

相关学习路径

研究 BEOL 互连集成的工程师应探索相邻的工艺模块。7nm FinFET工艺流程 提供了从活性鳍片形成到最终钝化的完整模块化概述。有关紧邻的前一个互连层级的详细分析，请参阅 7nm FinFET第十一层金属互连集成工艺流程。

本文描述的等离子体增强沉积和刻蚀选择性原理同样适用于中段工艺（MOL）模块中的接触刻蚀停止层（CESL）和栅极硬掩模图形化。理解减成法金属刻蚀、阻挡层完整性和钝化界面稳定性为跨先进逻辑节点的顶层封装交接提供了基本见解。

未来展望

顶层金属互连集成在 7nm FinFET 节点之后持续演进。首先，环绕栅极（GAA）架构和先进封装方案需要能够涂覆复杂 3D 结构而不引发热损伤的超保形 PEALD 刻蚀停止层。其次，背面供电网络（BSPDN）将核心电力分配重新通过衬底路由，将顶层正面金属主要重新分配给高速信号路由和 I/O 焊盘连接。第三，替代导体材料和低热预算 PEALD 封顶层将继续取代传统沉积方案，以最小化等离子体损伤并提高封装可靠性。