40nm 背照式 CMOS 图像传感器第五层介质层集成工艺流程：原理、机制与集成逻辑

在完整流程中的角色

在40nm背照式（BSI）互补金属氧化物半导体（CMOS）图像传感器工艺中，第五层间介质（ILD5）模块在后段工艺（BEOL）互连堆叠中占据关键位置。此时，在整个 40nm BSI CMOS 图像传感器工艺流程 中，从中低层到中高层的金属布线（金属一层至金属五层）均已完成图形化、填充与平坦化。化学机械抛光（CMP）使集成电路制造能够在整个晶圆表面实现全局和局部平坦化 [P2]。ILD5 模块接收来自前序 40nm BSI CMOS 图像传感器金属五层互连集成工艺流程 完成平坦化后的铜及钽基阻挡层表面，并沉积介电薄膜以封顶金属五层，同时为后续的通孔五层（Via 5）连接提供绝缘介质与刻蚀停止基础。

ILD5 模块由多层复合堆叠构成，首先在平坦化的金属五层表面上直接进行 ILD 5-1 沉积子层，随后进行 ILD 5-2 主体 low-k 介电质沉积。ILD 5-1 主要充当介质扩散阻挡层（DB）和铜封顶层（CCL）。它能防止铜向周围介电质中扩散，保护金属五层铜线免受氧化，并作为后续通孔图形化的坚固刻蚀停止层。在 BSI CMOS 图像传感器中，像金属五层这样的高层互连具有更宽的节距和更厚的金属线，通常用于电源网路分配或全局信号总线，与紧密节距的底层金属相比引入了独特的热机械应力动态。为了避免正面栅极结构对光线的吸收，图像传感器可以从衬底背面进行照射，此时半导体被减薄以便大部分光线能在耗尽区内被吸收 [T2]。包括 ILD5 在内的正面 BEOL 介电堆叠参与构成光学腔，其中底层金属线可充当光子反射器以提升量子效率（QE）。

进入状态与序列逻辑

上游依赖

ILD5 模块在金属五层化学机械抛光及 CMP 后清洗完成后立即开始。进入的晶圆表面由共平面的铜导线组成，中间由裸露的层间介质（IMD）区域和薄 Ta/TaN 衬垫边缘分隔。该表面必须无抛光研磨颗粒、有机污染物和氧化铜鳞片。由于铜不会与典型的有机硅介体前驱体自发形成牢固的共价键，未经钝化的铜表面在介电质沉积过程中极易发生空洞和薄膜附着力不良的问题。

序列逻辑严格要求 ILD 5-1 沉积必须在 CMP 后清洗和表面钝化之后直接进行。在 40nm BSI CMOS 图像传感器工艺拓扑中，时间顺序为：金属五层 CMP → CMP 后清洗 → ILD 5-1 沉积 → ILD 5-2 主体 low-k 沉积 → 光刻前清洗 → 通孔五层光刻与干法刻蚀。在 ILD 5-1 沉积之前的任何工艺延迟或环境暴露都会导致环境水分吸收和不受控的铜氧化，从而劣介面附着力，升高接触电阻，并增加界面铜迁移路径。

下游需求

ILD5 堆叠必须满足严格的下游集成标准。首先，作为后续通孔五层刻蚀的基底，ILD 5-1 层在干法图形化过程中必须对主体 ILD 5-2 介电质表现出高刻蚀选择性。这确保了通孔刻蚀工艺能够可预测地停止在金属五层顶部，而不会穿透到下层金属或在反应离子刻蚀期间造成不必要的铜溅射。该模块必须与下游的 40nm BSI CMOS 图像传感器通孔五层集成工艺流程 完全兼容。

其次，介电堆叠必须符合 BSI 像素架构对热预算和电荷捕获的严格限制。在层间介质工程中，薄膜应当对氢具有一定渗透性，以便实现 Si/SiO2 界面态的钝化 [T1]。然而，来自 ILD5 子层不受控的氢气通量或水分放气可能会漂移到钉扎光电二极管（PPD）区域。对 p+ 表面钉扎电位扰出会改变静电电位井，导致暗电流增加、热像素缺陷以及电荷转移效率下降。

物理与化学机制

ILD 5-1 沉积集成原理

ILD 5-1 通过等离子体增强化学气相沉积（PECVD）在与 BEOL 金属稳定性兼容的低热预算下沉积。该工艺利用有机硅前驱体（如烷基硅烷或硅氧烷化合物）与含氮或含碳气体（如 NH3、N2 或烃类）混合，沉积致密的非晶薄膜，如氢化碳氮化硅（a-SiNC:H）或碳氧化硅（a-SiCO:H）。高能等离子体电子以非热平衡状态解离气态反应物，从而实现在低温下的致密薄膜交联。

反应机制涉及气相解离、自由基在衬底上的吸附、表面反应和副产物消除。在初始沉积阶段，采用低 RF 功率等离子体激发，以防止对铜线之间裸露的多孔 low-k 介电质造成软损伤和离子轰击劣化。对化学成分（特别是 Si-C、Si-N 和 Si-O 键的比例）进行工程化设计，以产生高原子密度，在将介电常数保持在远低于传统化学计量氮化硅的同时，最小化内部微孔率。

扩散阻挡与刻蚀停止机制

ILD 5-1 作为铜封顶层的主要物理作用是在电偏置和热应力下阻挡铜离子传输。铜离子极易通过多孔氧化物中的间隙跳跃进行扩散；a-SiNC:H 或 a-SiCO:H 的非晶高交联网络提供了高激活能势垒，可防止金属迁移。在化学性质上，掺碳降低了薄膜的固有拉伸应力，与纯氮化硅相比降低了微裂纹风险，同时保持了机械硬度和气密密封性。

作为后续通孔五层图形化的刻蚀停止层，ILD 5-1 必须抵御用于刻蚀上层主体 ILD 5-2 介电质的氟碳基等离子体化学体系。在富碳氟碳等离子体中，a-SiNC:H 中的 Si-C 和 Si-N 键比 Si-O 基质薄膜表现出显著更低的刻蚀速率，从而提供了一个可控的物理阻挡层，防止过刻蚀打穿至金属五层铜。

应力与热机械考量

由 ILD 5-1、ILD 5-2 主体 low-k 和覆盖层组成的多层 ILD5 介电堆叠表现出复杂的内部应力动态。每一子层都具有固有生长应力，以及因与底层硅衬底和金属五层铜线的热膨胀失配而产生的热应力。较厚的电源和全局互连高层金属线加剧了局部应力集中。

过大的累积拉伸应力会诱发薄膜开裂，从而在后续金属化期间形成电短路通道。相反，过大的压缩应力会导致界面分层，特别是在化学键合天然较弱的 Cu/a-SiNC:H 界面处。工艺参数必须平衡气体流量比、腔室压力和等离子体功率，以将 ILD5 堆叠的净应力维持在机械稳定窗口内。

界面与失效传播

ILD5 与金属五层界面

ILD 5-1 与底层金属五层铜之间的界面是一个关键的可靠性节点。沉积前清洗不充分会留下原生氧化铜或有机残留物，导致界面附着力弱。在热循环或电迁移应力下，较差的附着力会导致界面分层和铜空位积累，从而沿着金属五层铜线的顶部加剧电迁移空洞。

该界面处的失效传播直接影响器件良率和噪声性能。外围读出电路附近的界面空洞或捕获的可动污染物会导致阈值电压不稳定性与漏电。在 BSI 传感器中，逃逸到硅衬底中的可动铜离子会产生深能级产生-复合中心，导致暗电流升高和白色像素缺陷集群。

ILD5 与通孔五层界面

在下游侧，ILD 5-1 充当通孔五层干法刻蚀的停刻底面。ILD 5-1 厚度的不均匀性或成分变化会导致通孔图形化期间发生局部打穿或未刻透的残留介质。刻蚀过度打穿 ILD 5-1 会将铜溅射到通孔侧壁上，形成重新沉积的金属污染，从而劣化通孔电阻并导致早期介质击穿。

如果 ILD 5-1 层含有未反应的前驱体物质或过多的捕获羟基（-OH），后续热步骤会导致向通孔开口内放气。放气会抑制通孔五层金属化期间阻挡衬垫的良好覆盖，导致高通孔接触电阻、通孔开路或全局互连网络中的间歇性信号丢失。

BSI 中的光学界面考量

在背照式图像传感器中，光线从减薄的硅衬底进入，但正面 BEOL 金属层（包括金属五层和 ILD5）充当光学反射腔。未被吸收的较长波长光子（如近红外光）穿过硅，并从平坦化的正面金属堆叠反射回光电二极管耗尽区，从而提升量子效率。

ILD 5-1 和 ILD 5-2 的折射率及精确物理厚度决定了该介质-金属光学界面的相位和反射率。介电薄膜厚度的偏差或高光吸收系数会削弱反射效率，导致光响应减弱以及相邻像素通道之间的光谱串扰。

硅化物接触兼容性

在先进图像传感器流程中，与有源像素区域的前段接触采用硅化物界面（如硅化钛 TiSix）。尽管 ILD5 在 BEOL 序列后期沉积，但 ILD5 沉积期间使用的热处理和等离子体条件必须符合整体热预算，以防止硅接触层发生硅化物团聚或相变。

ILD5 加工期间的高沉积温度或过度氢等离子体暴露会在接触边界处诱发缺陷态生成。保持在低 PECVD 温度下沉积致密、低放气的 ILD5 薄膜，可维持像素阵列和逻辑外围区域的接触完整性。

实践模块漫游

为将理论机制与实际集成制造步骤相连接，可以探索完整 40nm BSI CMOS 图像传感器流程中 ILD5 模块的分步序列：

在交互式流程中打开 ILD5 第 225 步

通过在其真实流程背景中检查 ILD 5-1 沉积，工艺工程师可以分析金属五层 CMP 后表面制备如何直接关联到 ILD 5-1 薄膜质量、low-k 封顶完整性以及下游通孔五层刻蚀停止控制。

相关学习路径

要全面了解 BSI 图像传感器中的 BEOL 介质与互连集成，请参阅以下相关模块指南：

• 40nm BSI CMOS 图像传感器金属五层互连集成工艺流程 详细介绍了为 ILD 5-1 准备停刻表面的上游金属五层图形化、铜填充与 CMP 工艺。
• 40nm BSI CMOS 图像传感器通孔五层集成工艺流程 描述了落在 ILD 5-1 刻蚀停止层上的下游通孔图形化与刻蚀工艺。
• 综合 40nm BSI CMOS 图像传感器工艺流程 概述了从前段钉扎光电二极管制造到最终钝化的完整集成层级。

未来展望

随着 CMOS 图像传感器像素架构向亚微米像素节距和 3D 晶圆堆叠配置演进，像 ILD 5-1 这样的介质封顶层面临着更高的技术要求。在 3D 堆叠图像传感器中，高层 BEOL 介电质必须适应低温铜对铜（Cu-Cu）直接混合键合工艺。这限制了 PECVD 沉积的最大允许热预算，同时要求更高的薄膜致密性和气密阻挡性能。

此外，高层 BEOL 中向超低 k（ULK）和多孔介电材料的演进加剧了界面附着力挑战。先进的 a-SiNC:H 和掺碳碳化硅封顶薄膜正通过梯度前驱体化学进行定制，以在降低 k 值的同最大化对铜和 ULK 薄膜的界面附着力。对氢掺入和残余应力的精确控制对于防止暗电流退化同时满足高带宽互连性能目标仍然至关重要。