自对准硅化物阻挡层（SAB）指南：物理原理、工艺整合与先进制程演进

引言

自对准硅化物工艺一直是互补金属氧化物半导体（CMOS）集成的核心模块。这种自对准硅化物工艺被命名为 salicide [T2]。金属硅化工艺的主要目标是显著降低金属氧化物半导体场效应晶体管（MOSFET）的有源源极、漏极以及栅极区域的方块电阻与接触电阻。通过使过渡金属直接与暴露的硅区域发生反应，可在无需专用接触光刻对准步骤的情况下，形成与栅极自对准的低电阻率金属硅化物层。

然而，在集成电路制造中，特定的硅区域必须保持未硅化状态。无差别的硅化物反应会导致无源器件或保护器件发生严重的电学性能退化或结击穿。为了满足这一需求，工艺工程师引入了自对准硅化物阻挡层（SAB）模块。SAB阻挡层是一种经图形化处理的介质薄膜——通常由二氧化硅（SiO2）、氮化硅（Si3N4）或氮氧化硅叠层组成——用作物理与化学扩散阻挡层，防止沉积的过渡金属在后续热处理过程中与下方硅衬底发生反应。

多种关键电路结构需要使用SAB层：

• 静电放电（ESD）保护： ESD保护结构（如镇流电阻和保护二极管）需要足够的内部镇流电阻，以便在瞬态高压事件期间均匀分流电流。完全硅化的扩散区电阻极低，会导致局部电流集聚并引发提前热击穿。
• 精密模拟与射频电阻： 模拟电路依赖具有精确方块电阻值和极小电压系数的无源电阻。在这些有源硅或多晶硅区域去除高导电性硅化物，可使电阻保持其设计的电阻率。
• 嵌入式非易失性存储器： 在嵌入式阻变存储器或浮栅存储单元选择管等结构中，保持特定扩散节点未硅化有助于降低结漏电流，并实现与存储电极的可控接触耦合。

硅化物形成与阻挡的物理化学机制

理解SAB层的功能需要评估固态化学动力学与薄膜相互扩散过程。当过渡金属薄膜（如镍、钴或钛）沉积到干净的硅表面并施加热能时，金属-硅界面会发生固态相互扩散。该反应的热力学驱动力来自于界面自由能的降低以及金属与半导体之间的化学势差异。

在快速热退火过程中，随着温度升高，金属间化合物相会根据热预算按顺序核化并演化：

1. 初始富金属相： 在较低反应温度下，首先核化形成富金属相（如 Ni2Si 或 C49-TiSi2 前驱相）。这些相通常具有较高的电阻率。
2. 低电阻率单硅化物相： 在中等温度下，系统转变为目标低电阻率相（如 NiSi 或 C54-TiSi2），在低接触电阻与可控硅消耗量之间达到最佳平衡。
3. 高温二硅化物相： 过高的热预算会驱动反应向富硅二硅化物相（如 NiSi2）转变，这可能引发形貌团聚并增加结漏电流。

SAB介质层的主要物理机制是作为一个非晶态、高密度的扩散阻挡层，切断该相互扩散路径。SAB介质的原子结构包含强共价键，在典型退火温度下不易与过渡金属发生反应。因此，金属原子被阻挡而无法向下扩散进入硅中，硅原子也无法向上迁移进入金属薄膜，从而抑制了掩蔽区域内的硅化反应。

从器件物理角度来看，硅化物层的存在与否改变了接触界面的电子能带结构。在直接的金属-半导体接触处，周期性晶格对称性终止，产生金属诱导间隙态并建立肖特基势垒高度。低功函数或中禁带硅化物降低了多子的有效接触电阻（R_c）。相反，在受SAB层保护的区域，半导体保持其基础界面特性与载流子浓度，维持模拟电阻和ESD镇流结构所需的高方块电阻（R_sh）。

工艺原理与参数相互作用

SAB模块的制备涉及介质薄膜沉积、光刻图形化、高选择性干法刻蚀以及刻蚀后清洗等一连串工艺步骤。

介质沉积动力学

SAB层通常采用化学气相沉积（CVD）或原子层沉积（ALD）进行制备。在先进逻辑制程中，等离子体增强原子层沉积（PEALD）因其将自限性表面反应分隔为顺序的前驱体吸附和等离子体辅助氧化步骤而备受青睐。这使得能够在较低热预算下生长高密度、保形性良好的薄膜。

沉积的SAB薄膜的物理性质取决于等离子体功率、曝光时间和衬底温度等沉积参数。当降低工艺温度或等离子体功率时，可能会导致前驱体配体脱除不充分，从而人为增加单循环生长速率。然而，这些低温薄膜材质往往疏松且含有较高的杂质浓度，会降低其阻挡效率。反之，提高等离子体功率或延长曝光时间可以使薄膜致密化，提高阻挡性能，但过高的等离子体能量存在对暴露的有源硅区域造成亚表面晶格损伤的风险。

图形化与刻蚀动力学

SAB介质沉积完成后，光刻定义了需要保留阻挡层的区域。随后，干法刻蚀工艺从需要硅化的有源晶体管区域去除未掩蔽的介质。刻蚀化学性质必须对SAB介质相对于下方硅衬底和栅极侧墙具备极高的刻蚀选择比。在干法刻蚀过程中，来自表面氧化的钝化层形成以及来自等离子体并直接重新沉积到侧壁的刻蚀副产物会影响形貌控制 [T1]。如果对硅的刻蚀选择比不足，等离子体刻蚀可能会下陷源/漏极区域，增加寄生扩展电阻（R_sp）并导致阈值电压漂移。

干法刻蚀后，进行湿法化学清洗以去除含氟聚合物和刻蚀残留物。如果清洗化学品的温度或持续时间不足，残留的聚合物会阻碍金属与硅的接触，造成未硅化的斑点缺陷或高接触电阻。然而，过度的湿法清洗会蚀刻相邻的侧墙或下切SAB掩模边缘，在栅极与源/漏极接触之间创建潜在的桥接路径。

整合挑战与失效模式

将自对准硅化物阻挡层整合到高密度CMOS工艺流中会引入多种需要严格控制的物理与化学失效模式：

• 起泡与剥离： 使用水或臭氧前驱体通过ALD沉积的介质薄膜可能会在介质-硅界面处截留羟基（-OH）或富氢物质。在后续的高温快速热退火过程中，这些挥发性物质发生脱气，产生局部蒸汽压，导致机械起泡和剥离。沉积的金属随后会渗入泡体下方，形成局部硅化物短路。
• 硅化物针尖与针孔缺陷： 高栅极拓扑结构上的微裂纹、针孔或局部薄膜变薄会破坏扩散阻挡层的完整性。在热退火过程中，金属原子沿这些针孔快速扩散，形成穿透浅源/漏p-n结的深硅化物针尖，导致结漏电流剧增。
• 相退化与团聚： 镍基单硅化物（NiSi）对热预算敏感。若后道介质处理过程中的热暴露未受控制， NiSi 薄膜会发生团聚并分裂成孤立岛状，或相变为高电阻率的 NiSi2 相，导致线电阻与接触电阻上升。

技术节点演进

随着器件架构从平面晶体管缩小到复杂的三维架构，自对准硅化物阻挡层的实施经历了显著的演变。

技术节点	器件架构	SAB材料与沉积方式	主要整合挑战
28nm	平面高K金属栅	PECVD SiO2 / Si3N4	平面缺陷密度、干法刻蚀对有源硅的选择性
14nm	3D FinFET	高保形性 PEALD SiO2	3D鳍片侧壁覆盖率、阴影效应、侧墙侵蚀
7nm及更先进	先进 FinFET / GAA 纳米片	选择性 ALD / 超薄 PEALD	高纵横比孔洞、与HKMG的热预算兼容性

在28nm平面节点，SAB工艺相对简单。拓扑结构平坦，允许使用标准的等离子体增强化学气相沉积（PECVD）沉积均匀的二氧化硅或氮化硅层，随后使用光刻和干法刻蚀进行图形化。

然而，向三维垂直鳍片几何形状的转变带来了严峻的纵横比挑战。对于 20-nm 和 14-nm 节点技术，多重图形浸没式光刻已被广泛应用于 FinFET 制造 [P3]。传统的PECVD技术在三维特征上的台阶覆盖率可能较差，导致垂直侧壁上的SAB薄膜比平坦顶部区域更薄。这种不均匀性增加了热退火期间鳍片侧壁发生阻挡击穿的风险。为了解决这一问题，行业采用了高保形性的PEALD工艺，以实现在垂直表面上原子级的厚度控制。此外，高K金属栅（HKMG）结构的整合限制了后续允许的热预算，需要优化的低温沉积工艺。

相关工艺

自对准硅化物阻挡层模块与周围的制造步骤紧密协调：

• 离子注入： 注入源/漏极区域的掺杂物种（如砷、磷、硼）会改变硅化反应动力学。高浓度掺杂会抑制硅化物生长，需要精确微调热预算，以在开口区域实现完全硅化，同时不破坏SAB阻挡层的完整性。
• 栅极图形化与侧墙形成： 栅极侧墙确定了栅电极与源/漏极硅化物之间的物理偏置。SAB薄膜必须牢固黏附在侧墙介质上，以防止界面渗漏和栅极与源/漏极之间的桥接。
• 金属沉积与快速热退火： 溅射沉积的金属薄膜（Ni、Pt合金或Co）通过多步RTA转化为硅化物。退火参数决定了相稳定性，并最小化SAB掩模边缘下方的侵蚀。
• 化学机械平坦化： 选择性剥离未反应的金属后，沉积层间介质并采用CMP进行平坦化。SAB层必须具备强大的界面附着力，以承受抛光过程中的机械剪切应力。

未来展望

随着半导体微缩跨越3nm节点向纳米片全环绕栅极（GAA）和互补FET（CFET）架构推进，用于SAB的传统光刻与刻蚀方案面临严峻的套刻限制。这些先进器件的极大紧凑节距几乎没有给对准误差留下任何余量。

为了解决这些挑战，研究人员正在评估区域选择性原子层沉积（AS-ALD）技术。AS-ALD无需沉积连续的SAB薄膜并经过光刻和干法刻蚀图形化，而是利用表面化学抑制剂将介质阻挡材料选择性地仅沉积在目标表面（如栅极侧墙）上，同时使有源硅区域保持裸露。这种自下而上的方法为未来的先进节点集成提供了一种自对准、无损伤的替代方案。