半导体制造中掺杂的物理学与原理

导言

现代固态电子学的核心在于能够将半导体材料的导电性控制在几个数量级范围内。这种电子可调性是通过掺杂工艺实现的，即在本征晶格中有意引入特定的杂质原子（称为掺杂剂）。以纯净形式存在时，像硅这样的本征半导体具有高度稳定的共价键结构，且在室温下自由电荷载流子的浓度极低。通过引入精确浓度的掺杂原子，工程师可以从根本上重写材料的电学、光学和结构特性。

在超大规模集成电路（VLSI）背景下，掺杂是定义晶体管有源区（如源极、漏极和沟道区）以及栅极电极功函数和多晶硅互连电阻率的主要机制。如果没有掺杂提供的热力学和量子力学控制，互补金属氧化物半导体（CMOS）逻辑——它依赖于 n 型（电子主导）和 p 型（空穴主导）导电路径的配对——在物理上将是不可能实现的。

物理与机制

要理解掺杂，必须研究半导体能带理论和载流子统计。在本征硅晶体中，每个硅原子与相邻原子共享其四个价电子以形成稳定的共价键。自由电荷载流子仅通过热激发产生，即电子从价带跨越能带间隙（禁带）被激发到导带中。这种热产生过程由本征载流子浓度关系式描述：

n_i = (N_c N_v)^(1/2) exp(-E_g / (2 k T))

由于硅的能带间隙相对较宽，因此室温下的本征载流子浓度极低。掺杂通过在禁带内引入靠近导带边缘或价带边缘的浅能级，绕过了这种热限制。

当施主杂质（如磷或砷等 n 型掺杂剂）取代晶格中的硅原子时，它会带来五个价电子。其中四个电子满足局部共价键，而第五个电子则微弱地束缚在带正电的掺杂剂核上。将该第五个电子释放到导带所需的电离能极小，通常在几十毫电子伏特的数量级。相反，当引入受主杂质（如硼等 p 型掺杂剂）时，它只有三个价电子，留下一个不完整的共价键，该键容易从价带接受电子，从而在价带中产生移动空穴。

这种掺杂剂的引入会移动费米能级，费米能级代表系统中电子的化学势。能量为 E 的电子态被电子占据的概率由费米-狄拉克分布决定：

f(E) = 1 / (1 + exp((E - E_F) / (k T)))

在 n 型半导体中，施主态的增加使费米能级向上移向导带。在 p 型半导体中，费米能级被向下拉向价带。这种对费米能级的调制是 p-n 结处内置势垒形成以及金属-氧化物-半导体（MOS）结构中表面势控制背后的驱动物理机制。

在原子层面，掺杂剂的引入需要将其物理置换到主体晶格中的置换位点上。位于间隙位置（挤在晶格位点之间）的掺杂剂原子不会对导电做出贡献；相反，它们充当散射中心或深能级陷阱，会降低载流子迁移率并增加结漏电。

工艺原理

现代制造生产线主要依靠两种方法将掺杂剂引入半导体衬底：离子注入和气源/固源热扩散。每种方法都受不同的热力学和动力学参数支配。

离子注入动力学

离子注入因其精确的空间和能量控制而备受青睐。高能离子被加速射向衬底，物理穿透晶格并在经历一系列核碰撞和电子碰撞后停止。由此产生的掺杂深度分布可以用高斯分布进行建模：

C(x) = (Q / (sqrt(2 pi) Delta R_p)) exp(- (x - R_p)^2 / (2 Delta R_p^2))

在此物理模型中，最终的掺杂分布由两个主要工艺参数进行方向性控制：

• 注入能量：增加加速电压会直接增加投影射程（R_p），将峰值浓度推向衬底更深处。
• 注入剂量：增加离子电流或曝光时间会按比例缩放总积分剂量（Q），从而在不改变峰值深度的情况下提高绝对峰值浓度。

热扩散与激活

高能离子注入会破坏晶体晶格，因此需要通过热退火来进行晶格修复和载流子激活。快速热退火（RTA）发挥着两个关键的物理功能：通过固相外延再生长修复晶格损伤，并热驱动掺杂原子进入置换晶格位点以实现掺杂激活。

在高温步骤中，掺杂剂还会经历受菲克定律支配的扩散。该分布的方向性演变由热预算（温度与工艺时间的乘积）决定。高温或更长的持续时间会导致掺杂剂向更宽、更深的方向扩散，这会加宽掺杂过渡分布并增加结深。

固溶度与偏析

在基于沉积的掺杂或热处理中，总的掺杂剂引入浓度在根本上受到该工艺温度下掺杂剂在硅中固溶度的限制。如果掺杂浓度超过此热力学固溶度极限，过量的掺杂原子会从固溶体中析出，聚集在晶界处，而无法对导电做出贡献。在硅化物诱导的掺杂剂偏析过程中，掺杂剂会被生长的硅化物“雪推”并积聚在硅化物/硅界面处 。

挑战与失效模式

随着器件尺寸缩小，掺杂工艺会出现几种关键的物理失效模式：

多晶硅栅耗尽效应

在利用多晶硅栅极的技术代中，栅极必须进行重掺杂才能表现得像导电电极。然而，当施加栅偏压以开启晶体管时，多晶硅栅极与栅极电介质之间的界面处可能会形成一个薄的耗尽区。这种多晶栅耗尽效应表现为一个不需要的串联电容器，有效地增加了等效氧化层厚度并降低了总栅电容。这种电容的减少直接降低了反型电荷密度并降低了晶体管的驱动电流。

瞬态增强扩散 (TED)

在离子注入过程中，高能离子会置换硅原子，产生大量的自填隙原子。在热处理过程中，过饱和的自填隙原子会将过量的掺杂原子驱使至可移动的间隙态，从而显著增强掺杂剂的扩散率 [T1]。这种现象被称为瞬态增强扩散（TED），它导致掺杂剂（特别是硼）以比其平衡扩散系数快几个数量级的速率进行扩散，增加了超浅结制造的难度。

随机掺杂涨落 (RDF)

在极小尺寸下，晶体管有源沟道内的掺杂原子绝对数量减少到几十个。由于掺杂是一个受统计热力学支配的随机过程，掺杂原子的确切数量和空间排列在不同晶体管之间存在差异。这种随机掺杂涨落（RDF）表现为相邻相同器件之间严重的阈值电压变化，构成了 SRAM 缩放和匹配的关键障碍。

外扩散与自掺杂

在高温外延生长过程中，掺杂剂会从重掺杂衬底迁移到新沉积的轻掺杂外延层中。这可以通过界面处的固态外扩散发生，也可以通过自掺杂发生，即掺杂原子从晶圆背面或基座蒸发到气体边界层中，并随后重新结合到生长的薄膜中。这两种机制都会扭曲预期的掺杂分布，导致漏电或阈值偏移。

技术节点演进

为了克服平面架构中掺杂的物理限制，业界经历了一系列结构与工艺设计转型。

28nm 平面节点

在 28nm 平面节点，通过利用精确的晕圈注入（halo implants）和轻掺杂漏极（LDD）结构来抑制漏极感应势垒降低（DIBL），从而保持了对沟道的静电控制。然而，由 RDF 引起的严重阈值电压可变性促使架构发生了重大转变，以减少对沟道重掺杂的依赖。

14nm FinFET 节点

随着 14nm FinFET 架构的引入，三维栅极环绕控制允许采用全耗尽沟道。通过转换为鳍式场效应晶体管配置，沟道区可以保持未掺杂（或最低限度掺杂），而是依赖栅极功函数工程来设定阈值电压。这一改变几乎消除了沟道区域的 RDF，并通过减少杂质散射恢复了载流子迁移率。

7nm FinFET 节点及以后

在 7nm FinFET 节点及 sub-3nm 纳米片结构中，源极和漏极区域的极窄尺寸带来了严峻的接触电阻挑战。为了解决这个问题，工程师们集成了高掺杂、选择性生长的外延源/漏区域（例如用于 p 型的 SiGe 和用于 n 型的 SiP）。这些原位掺杂的外延薄膜绕过了传统离子注入带来的物理晶体损伤，确保了陡峭的结分布，并将掺杂激活度最大化至接近固溶度极限。

相关工艺

为了成功地将掺杂集成到功能性制造流程中，必须紧密协同优化若干相邻工艺：

• 光刻：高分辨率光刻定义了离子注入掩膜窗口。光刻胶边缘的准确定位可防止掺杂离子穿透到相邻阱或有源区，否则它们会引起闩锁效应或结漏电。
• 外延：在先进节点的源/漏区域，选择性外延生长过程中的原位掺杂在很大程度上取代了沉积后离子注入，从而实现了原子级陡峭的结，并最小化了热预算限制。
• 栅堆叠工程：由于先进节点使用未掺杂沟道，设置阈值电压需要微调高k金属栅极堆叠的功函数，从而绕过了历史上对沟道注入的依赖。

未来展望

随着半导体行业迈向单片 3D 集成和二维过渡金属硫族化合物（TMD）沟道，传统的置换掺杂正面临严峻的物理极限。在原子尺度上，将掺杂剂插入超薄单层会破坏结构完整性，导致材料畸变和严重的迁移率退化。

因此，研究人员正在评估非破坏性的替代机制，例如表面电荷转移掺杂和静电掺杂，即通过功函数调谐的相邻层或辅助栅极来调制载流子密度，而不向沟道中引入化学杂质。此外，使用密度泛函理论（DFT）的高级计算建模正被积极用于模拟原子级的掺杂剂-缺陷相互作用，为合理设计高度稳定、下一代半导体器件铺平道路。