在完整工艺流程中的角色
7nm FinFET 第九层金属 (M9) 互连集成模块在 7nm CMOS FinFET 技术平台的后段工艺 (BEOL) 堆叠中占据关键位置 。当工艺流程到达 M9 时，前段工艺 (FEOL) 晶体管形成——包括鳍片定义、源/漏外延、高k/金属栅极替换以及中段工艺 (MOL) 接触结构——已经完成 。MOL 接触和较低金属层 (M1 到 M8) 已经建立了密集的最小间距互连层，用于将信号从单个晶体管端子路由到局部电路模块 。M9 层位于密集、窄间距布线层级与更宽、更厚的靠近 BEOL 堆叠顶部的配电层级之间的过渡区域 。
其核心是，M9 模块接收基础第八层金属 (M8) 层（包括其阻挡层、铜填充和介电质覆盖层）的平坦化表面，并且必须提供一个带有精确连接至 M8 的通孔、为后续第十层金属 (M10) 模块提供清洁介电质表面，以及一个能够实现可靠双大马士革图形转移的可控蚀刻停止层 (ESL) 的新图形化金属层 。该模块的下游输出不仅是一个导电层，更是一个结构稳固、电气隔离且形貌平坦的界面，M10 及更高层级可以在此基础上构建 。
7nm FinFET 平台使用极紫外 (EUV) 光刻技术进行最小间距金属和通孔互连，这直接影响了 M9 模块的集成策略 。EUV 单次曝光图形化减少了关键尺寸 (CD) 变化，并消除了与自对准双重图形化 (SADP) 相关的间距行走伪影，这反过来又收紧了对准和蚀刻着陆容差，而这些是 M9 ESL 必须满足的 。要更深入地了解整个 7nm FinFET 工艺流程的组织方式，请参阅 7nm FinFET 工艺流程概述 。
Process checkpoint · 工艺坐标
这篇文章在真实流程中的落点
ESL Cap Deposition
在 7nm FinFET 中，“7nm FinFET metal-nine interconnect integration process flow”对应 M9 模块的第 652 步。
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入口状态与顺序逻辑
上游依赖关系
当 M9 模块开始时，晶圆表面呈现嵌入层间介电质 (ILD) 堆叠中的已完成 M8 金属层，并覆盖有 ESL 并通过化学机械抛光 (CMP) 平坦化 。M8 表面必须无铜残留物、划痕和腐蚀缺陷，因为任何形貌不规则都会通过 M9 介电质堆叠向上传播，并降低通孔对准和沟槽轮廓控制 。底层 ESL 通常是碳氮化硅 (SiCN) 或氮化硅 (SiN) 薄膜，既作为铜扩散阻挡层，也作为 M9 通孔蚀刻的蚀刻停止目标 。
M9 模块的顺序逻辑遵循为 7nm FinFET BEOL 改编的标准双大马士革集成范式 。首先，根据光刻胶堆叠设计和蚀刻选择性要求选择通孔优先或沟槽优先方法 。在 7nm FinFET 环境中，通常采用通孔优先方法，因为它允许在定义沟槽图形之前，通孔蚀刻着陆在 M8 ESL 上，从而提供一个保护底层铜的硬蚀刻停止层 。然后，在通孔图形上沉积沟槽介电质，进行沟槽光刻和蚀刻，完成双大马士革结构 。
下游交接
M9 模块完成后，晶圆必须提供一个平坦化的铜表面，具有最小的碟形凹陷、无相邻介电质侵蚀，以及一个清洁的 SiCN ESL 覆盖层，该覆盖层将用作 M10 通孔蚀刻的蚀刻停止层 。M9 表面上任何残留的阻挡金属或浆料污染都会损害后续 M10 介电质堆叠的粘附性和扩散阻挡完整性 （工程实践）。M9 模块的质量直接决定了 7nm FinFET 第十层金属互连集成工艺流程 能否在无良率损失的情况下进行 。
7nm FinFET BEOL 通常采用分层布线方案，其中较低金属层薄而窄，用于密集信号布线，而上层则逐渐增加厚度和宽度，以承载更高电流用于配电 。M9 通常位于此过渡边界附近，这意味着其集成必须平衡从下层继承的严格 CD 控制与上层不断增加的载流要求 。
物理与化学机制
ESL 覆盖层沉积集成原理
ESL 覆盖层沉积是 M9 模块的基础步骤，其物理原理支配着整个下游集成 。ESL 同时发挥三个作用：(1) 作为铜扩散阻挡层，防止金属原子迁移到相邻介电质层中；(2) 作为蚀刻停止层，为等离子体蚀刻终止提供化学性质不同的界面；(3) 作为介电质覆盖层，其介电常数影响相邻金属线之间的寄生电容 。
SiCN 已成为先进 FinFET BEOL 中首选的 ESL 材料，因为它结合了比 SiN 更低的介电常数，以及出色的铜阻挡性能和相对于氧化物介电质足够的蚀刻选择性 。7nm FinFET M9 集成中的 SiCN ESL 沉积通常采用等离子体增强化学气相沉积 (PECVD) 或等离子体增强原子层沉积 (PEALD)，其中等离子体提供反应性自由基，在降低的热预算下驱动薄膜致密化 。
SiCN ESL 形成的化学机制涉及有机硅前驱体在含氮等离子体环境中的分解 。反应性氮自由基 (N*) 与前驱体片段中的硅-碳键反应，形成含有嵌入氢的致密 Si-C-N 网络 。碳的掺入降低了薄膜的极化率，从而降低了其介电常数，而氮形成 Si-N 键，这是主要的铜扩散阻挡层 。如果氢含量过高，会产生弱的 Si-H 键，从而降低薄膜密度和耐蚀刻性；因此，等离子体条件必须平衡自由基通量与离子轰击能量 。
与 PECVD 相比，PEALD 提供了卓越的保形性，因为自限制表面化学吸附机制将薄膜厚度与特征几何形状解耦 。在 M9 环境中，这一点很重要，因为 ESL 必须以均匀厚度涂覆 M8 覆盖层形貌多样的表面；在台阶边缘或拐角处任何变薄都会产生薄弱点，通孔蚀刻可能会在此穿透并损坏底层铜 。PEALD 中的远程等离子体配置将自由基产生与离子轰击解耦，减少了对敏感铜表面和底层介电质堆叠的等离子体诱导损伤 。
双大马士革介电质沉积与图形化
在 ESL 覆盖层沉积到 M8 表面之后，依次沉积 M9 通孔介电质和沟槽介电质层 。7nm FinFET BEOL 中的介电质材料通常是低k 或超低k 氧化硅基薄膜，具有多孔微结构，可降低 RC 延迟 。沉积机制涉及形成氧化硅的前驱体的等离子体增强分解，其中产生孔隙的成孔剂被共沉积，随后通过热或紫外线固化去除 。
通孔优先双大马士革顺序以通孔光刻和蚀刻开始 。通孔蚀刻必须各向异性地去除通孔介电质，同时精确地停止在覆盖 M8 的 SiCN ESL 上 。蚀刻化学（通常是碳氟化合物基等离子体）依赖于氧化硅介电质与 SiCN ESL 之间的化学选择性 。SiCN 薄膜较高的硅-氮键密度和较低的氧含量使其蚀刻速度比氧化物慢，从而形成天然的蚀刻停止界面 。然而，如果 ESL 太薄或密度差，氟自由基可以穿透它并攻击底层铜，导致通孔接触电阻增加和潜在的短路 。
在通孔蚀刻之后，沉积沟槽介电质（如果尚未存在），并且沟槽光刻定义 M9 金属线图形 。沟槽蚀刻去除沟槽介电质，达到分隔通孔介电质与沟槽介电质的中间 ESL，或者在单层方案中直接达到通孔顶部 。沟槽蚀刻轮廓——侧壁角度、底部拐角圆化和 CD 均匀性——直接决定 M9 线电阻和寄生电容 。
阻挡层沉积与铜填充
在双大马士革结构形成之后，在通孔和沟槽的所有暴露表面上沉积保形扩散阻挡层——通常是氮化钽 (TaN) 后接钽 (Ta) 。阻挡层防止铜扩散到低k 介电质中，这会导致泄漏和介电质击穿 。阻挡层沉积机制涉及溅射基物理气相沉积 (PVD) 或原子层沉积 (ALD)，其中 ALD 在 7nm FinFET BEOL 典型的高深宽比窄通孔中提供卓越的保形性 。
然后沉积铜种子层——通常通过 PVD 或电化学沉积——为后续的电镀块状铜提供导电表面 。种子层必须连续且无针孔，因为任何不连续性都会在电镀过程中导致空洞形成，表现为高通孔电阻或开路 。电镀机制涉及电化学还原从电镀液到种子层上的铜离子，其中电镀化学和电流波形控制着高深宽比结构中的填充均匀性 。
CMP 平坦化
M9 模块的最后一步是 CMP，它从场区去除多余的铜和阻挡材料，仅在通孔和沟槽图形中留下金属 。CMP 机制涉及基于二氧化硅的浆料颗粒的机械磨蚀，结合铜的化学氧化和溶解 （工程实践）。铜、阻挡金属和介电质之间的抛光选择性必须仔细平衡；过抛光会导致铜碟形凹陷和介电质侵蚀，而欠抛光会留下残留物，导致相邻线之间的短路 。
SiCN ESL 在 CMP 过程中也起着关键作用：它充当抛光停止层，在 M9 CMP 过程中保护底层 M8 铜免受机械损伤 （工程实践）。SiCN 薄膜的硬度和化学惰性使其能够承受 CMP 浆料的机械和化学作用，确保 M8 表面保持完整 。
界面与失效传播
M8 到 M9 通孔界面
M8 和 M9 之间的通孔界面是模块中最容易发生失效的区域 （工程实践）。主要的失效模式是通孔空洞形成，当铜种子层不连续或电镀未能完全从底部到顶部填充通孔时发生 。在 7nm FinFET BEOL 中，通孔尺寸被积极缩小，通孔的深宽比增加，使得完全填充越来越具有挑战性 。空洞化的通孔表现出高接触电阻，并且在电流应力下，可能通过电迁移发展为开路 。
该界面的第二种失效模式是通孔蚀刻过程中的 ESL 击穿 。如果 SiCN ESL 不均匀——在拐角处较薄或被氧污染——碳氟化合物蚀刻等离子体可能会穿透它并侵蚀底层 M8 铜 。这会产生凹陷的通孔底部，增加接触电阻，并且如果凹陷在 ESL 下方横向延伸，可能导致寄生漏电路径 。
M9 到 M10 交接界面
M9 模块的表面质量直接决定了 M10 模块的良率 （工程实践）。如果 M9 CMP 在场上留下铜残留物或浆料颗粒，后续的 M10 ESL 沉积将具有差的粘附性，并且铜残留物可以作为铜扩散进入 M10 介电质的成核位置 。相反，如果 M9 CMP 过抛光并侵蚀了 SiCN 覆盖层，M9 铜线在没有扩散阻挡层的情况下暴露，并且 M10 通孔蚀刻可以直接攻击 M9 铜 。
方向性的权衡是明确的：更严格的 CMP 终点控制降低了残留物和侵蚀风险，但随着金属线尺寸的缩小，工艺窗口变窄 。在 7nm FinFET M9 集成中，CMP 工艺必须在整个晶圆上实现接近完美的平坦表面，这需要严格控制输入的 M9 沟槽轮廓、铜填充均匀性和浆料化学 。
ESL-介电质界面
SiCN ESL 和低k 介电质之间的界面是另一个易发生失效的区域 。如果 ESL 沉积产生薄、多孔或受污染的界面，铜原子可以通过 ESL 晶界或针孔扩散到低k 介电质中，导致漏电流和最终的介电质击穿 。扩散机制是热激活的——铜原子获得足够的能量沿晶界或通过 ESL 薄膜的非晶区域跳跃——并且激活能取决于薄膜密度和键合结构 。
PEALD 沉积的 SiCN ESL 表现出比 PECVD 沉积薄膜更高的薄膜密度和更低的针孔密度，因为自限制表面反应机制确保了完全的表面覆盖 。然而，如果离子能量太高，PEALD 薄膜可能会遭受等离子体诱导损伤，产生陷阱态和弱键，从而劣化介电质性能 。薄膜密度和等离子体损伤之间的权衡是 7nm FinFET M9 ESL 沉积中的核心集成挑战 。
寄生电容与 RC 延迟
M9 模块的 ESL 和介电质材料直接决定了相邻金属线之间的寄生电容 。SiCN ESL 具有中等介电常数，在每个金属层级和其上方的层级之间增加固定的电容贡献 。随着 7nm FinFET BEOL 中金属间距的缩小，线间距减小，ESL 的电容贡献成为总寄生电容的更大一部分 。这产生了一个方向性权衡：更厚的 ESL 提高了蚀刻停止余量和铜阻挡性能，但增加了寄生电容和 RC 延迟 。
低k 介电质的多孔性引入了另一个权衡 （工程实践）。更高的孔隙率降低了介电常数和寄生电容，但劣化了介电质的机械强度和耐蚀刻性，使其更容易受到 CMP 损伤和通孔蚀刻微沟槽效应的影响 。在 7nm FinFET M9 集成中，介电质孔隙率被优化以平衡 RC 性能与机械完整性 。
实际模块操作
要查看 7nm FinFET M9 互连集成模块中的确切步骤顺序，包括 ESL 覆盖层沉积、通孔蚀刻、沟槽蚀刻、阻挡层沉积、铜填充和 CMP 步骤，请探索交互式工艺流程 。M9 模块从 交互式流程中的步骤 652 开始，您可以在此追溯每个步骤的入口条件、工艺意图和下游依赖关系 （工程实践）。
这个交互式资源允许您向前和向后导航模块，检查每个步骤的输出如何成为下一步骤的入口条件 （工程实践）。步骤级视图还揭示了连接 M9 模块与上游 M8 表面制备和下游 M10 模块启动的集成逻辑 （工程实践）。要更广泛地了解 M9 如何适应中级互连层级，请参阅 7nm FinFET 中级互连集成工艺流程，该流程涵盖了建立输入到 M9 的密集布线层级的 M4 到 M8 模块 。
相关学习路线
研究 7nm FinFET M9 模块的工程师应探索几个相邻主题以构建完整的集成图景：
1 . 上游背景：7nm FinFET 工艺流程概述 解释了 FEOL 晶体管形成、MOL 接触工程和早期 BEOL 层如何建立在 M9 构建的基础之上 。理解 FEOL 到 BEOL 的过渡至关重要，因为从较低金属层继承的表面形貌会传播到每个后续的 BEOL 模块 。
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下游延续：M10 互连集成模块 直接构建在 M9 的输出之上 。在 M9 建立的 ESL 化学、CMP 平坦化质量和通孔着陆精度决定了 M10 模块的工艺窗口和良率 。
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中级互连背景：M4–M8 中级互连集成 涵盖了输入到 M9 的密集布线层级 。M4–M8 中的缩放趋势、介电质材料演变和通孔电阻挑战直接为 M9 模块的设计约束提供了信息 。
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ESL 与蚀刻停止化学：文献 中讨论的 PEALD 化学不仅适用于 M9，而且适用于 BEOL 堆叠中的每一层 ESL。工程师应将表面反应动力学、自由基驱动的配体提取和等离子体损伤最小化策略视为跨所有金属层级的可转移原理进行研究 。
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双大马士革集成逻辑：专利文献 中描述的基于牺牲材料的自对准通孔方法代表了与 M9 及更高层级相关的双大马士革范式的演变。理解这种方法中的蚀刻选择性和对准权衡有助于工程师理解为什么传统的双大马士革集成在先进节点上面临越来越大的挑战 。
未来展望
7nm FinFET M9 互连集成模块代表了使用 SiCN ESL 技术的双大马士革工艺的成熟实现 。然而，一些新兴趋势正在重塑 7nm 节点及更高节点的 BEOL 互连集成的未来 。
首先，从 SiCN 向更低 k 值的 ESL 材料——例如氮化硼碳 (BCN) 或掺氧 SiCN——的转变正在被探索，以减少 ESL 的寄生电容贡献，而不牺牲蚀刻选择性或铜阻挡性能 。挑战在于在降低介电常数的同时保持薄膜密度和化学稳定性，这通常需要新颖的前驱体化学和先进的等离子体沉积技术 。
其次，在窄间距互连中采用铜以外的布线金属——例如钌 (Ru) 或钼 (Mo)——正在获得关注，因为这些金属在缩小尺寸下表现出比铜更低的电阻率，并且不需要扩散阻挡层 。如果采用无阻挡层金属，ESL 的铜扩散阻挡功能变得不那么关键，并且 ESL 可以仅针对蚀刻停止性能进行优化，从而可能实现具有更低电容的更薄薄膜 。
第三，气隙介电质结构，它用密封的金属线间空气空隙替代固体低k 介电质，提供了寄生电容的显著降低 。将气隙集成到 M9 模块中需要对双大马士革流程进行重大改变，包括牺牲材料沉积和选择性去除，并且对 ESL 的机械和化学稳定性提出了新的要求 。
最后，随着每个技术节点 BEOL 堆叠变得更高，多层金属沉积的累积应力和热预算变得越来越重要 。7nm FinFET M9 模块的 ESL 沉积热预算必须不仅与底层 M8 结构兼容，而且与下方的整个累积堆叠兼容 。因此，低温 PEALD 工艺 不仅对 M9 至关重要，而且对先进节点下的整个 BEOL 集成策略也至关重要。
参考文献摘要
- 采用 EUV 光刻的 7nm FinFET 技术 (2017) — 基于 EUV 驱动的可制造 7nm 平台，具有双宽度鳍片、第四代 S/D 外延、多功函数栅极和减小的掩模复杂度。
- 用于 FinFET 中保形 ESL 的低温 PEALD (2024) — 用于高深宽比形貌上的损伤最小化蚀刻停止层的等离子体增强 ALD 化学。
- CMOS 微缩化综述 (2019) — 在 ITRS 路线图指导下从平面 MOSFET 到 FinFET 和 GAA 的演变。
- 硅 VLSI 技术 (2000) — 基本互连金属化、CMP、钝化和多层布线原理。
- 现代半导体器件 — 器件制造技术 (2010) — 光刻、离子注入、大马士革工艺和 CMP 基础。
- 现代半导体器件 — IC 中的 MOSFET (2010) — 缩放理论、亚阈值导通和 FinFET 器件物理。
- 采用牺牲材料的 BEOL 互连方法 (2024) — 使用蚀刻停止层和牺牲填充的自对准通孔和沟槽形成。
- 用于 CMOS 器件的锗接触层集成 (2024) — 用于降低 p-MOS 接触电阻的选择性 SiGe 接触层。