PD、FD和钉扎区在像素中做什么？
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形成PD相关区域
左侧宽区为光电二极管（PD），中部栅极为传输栅（TG），右侧小节点为浮置扩散区（FD）。图中展示的是晶圆制造过程中的三次离子注入阶段。
现代 CMOS 图像传感器（CIS）像素的核心是钉扎光电二极管（Pinned Photodiode, PPD）。本课沿深 n 型光电收集阱注入、重掺杂 n+ 浮置扩散区（FD）注入与近表面 p+ 钉扎层注入三道制造工序，讲清为什么光电二极管（PD）与浮置扩散区（FD）虽同含 n 型掺杂，却分别承担全耗尽储荷与电荷—电压转换的异构物理职责。
N Photocathode IIPX 通过高能离子注入在 p 型外延层内部引入受控的深 n 型掺杂核心，构建光电二极管（PD）收集和存储光生电荷的主势阱。先找到它在像素中的位置。
- 物理化学机制
- 选用原子质量较轻的磷（P）离子在加速电场下穿透硅晶格，与较重的砷（As）相比可在相同注入能量下实现更深的穿透深度（投影射程 R_p），与周围 p 型外延层构成宽耗尽区 p-n 结；内建电场将吸收光子产生的电子—空穴对分离，使光生电子漂移汇聚至 n 型势阱。
- 工艺窗口与承接
- PD 的 n 型剂量必须精确受控，确保在向 FD 转移电荷后能够被周围 p 型区完全耗尽（达成稳定钉扎电势 V_pin）；若剂量过高导致耗尽不完全，残留电子会造成严重的图像滞后（Image Lag）与非线性电荷转移。
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形成FD相关区域
在传输栅（TG）及侧墙间隔物形成后，NMOS S/D, FD IIP 在传输栅另一侧注入高剂量 n+ 掺杂以形成浮置扩散区（FD）。FD 在器件工作时接收转移来的电荷并参与电荷到电压的转换；PD 和 FD 虽然都有 n 型区，作用却由结构和电势关系共同决定。
- 物理化学机制
- 高剂量浅层离子注入构建低阻接触与电荷感测所需的重掺杂 n+ 结；在侧墙形成后执行注入，可确保重掺杂峰值与传输栅（TG）沟道边缘保持横向空间偏移，抑制短沟道效应、限制 TG 栅极重叠电容（C_ov）并避免结边缘极端电场诱发带间隧穿（BTBT）暗电流。
- 工艺窗口与承接
- PD 与 FD 承担截然不同的电学职责：PD 是低掺杂全耗尽埋置储荷阱，而 FD 是连接源极跟随器栅极的高掺杂感测电容节点，其转换增益（CG = q / C_FD）要求极力减小 FD 寄生电容并严防注入机金属杂质污染引发“白点”瑕疵。
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形成表面钉扎区
P-Pinning IIP 在 PD 近表面引入浅层高浓度 p 型钉扎区，与下方 n 型储荷阱和底层 p 型外延共同建立 p⁺-n-p 埋置光电二极管电势边界。这三幅图按制造顺序排列；曝光、转移和读出则发生在完成的器件中，是另一套工作时序。
- 物理化学机制
- 硅—氧化物顶界面天然存在较高密度的悬挂键界面态（产生—复合中心）；浅表层 p+ 钉扎区利用高浓度多数载流子（空穴）填充并钝化界面陷阱，将表面电势锁定在衬底电位，同时把电势极大值（储荷势阱中心）推向远离表面的硅体内部（埋道化），大幅抑制表面暗电流。
- 工艺窗口与承接
- 制造顺序（先深注入 PD、建栅与侧墙后注 FD、最后浅层 p+ 钉扎以限制热扩散）服务于掺杂分布构建；而在完成的像素工作时，则遵循“PD 曝光收集电子 → TG 开启依靠自致漂移与边缘场将最后一批电子完整转移至 FD → FD 电压感测读出”的时序。
本节要点
40nm BSI钉扎光电二极管（PPD）通过分步离子注入构建面向无滞后读出的三维静电势能走廊：第54步中能磷注入建立PD深层n型收集区；在多晶硅转移栅（TG）图形化后，第93步高剂量n⁺注入自对准形成浮动扩散节点（FD）与像素晶体管源漏；第99步浅层低能p⁺注入则在PD顶面叠加钉扎层，构成P⁺–N–P双结并将满阱耗尽电势釘扎在确定值（V_pin）。必须严格区分“晶圆制造工序顺序（54→93→99）”与“芯片成片后的工作曝光读出时序（积分→TG导通转移→FD相关双采样读出）”。
查看工艺变化对照表
| 工艺维度 | 核心物理与选择性机制 | 窗口失配风险与验证边界 |
|---|---|---|
| PD收集区（第54步） | 中能施主注入在栅前构建深埋n型势阱，通过内建电场收集并暂存光电转换产生的电子。 | 剂量过高会使钉扎耗尽电压（V_pin）超出TG传输能力导致残余电荷；示意色块不能反映真实满阱容量（FWC）。 |
| FD读出节点（第93步） | 在TG另一侧高剂量n⁺自对准注入形成低阻欧姆接触与低结电容C_FD，承担电荷–电压高增益转换。 | 高能注入损伤或重金属污染会增大FD结漏电与复位噪声；与PD虽同为n型但掺杂浓度和电路角色截然不同。 |
| 表面p⁺钉扎区（第99步） | 浅层受主注入构建P⁺–N–P双结，将电势极大值推离Si/SiO₂界面，并以多数载流子空穴复合屏蔽界面陷阱暗电流。 | p⁺横向侵入TG沟道边缘会筑起传输势垒隆起（Potential Pocket/Barrier），需靠光电测试验证图像滞后与白点缺陷。 |
图示范围
示意截面不反映真实的连续高斯掺杂浓度分布、结深比例或三维静电势能等势线。第54步至第93步之间省略了栅氧化、多晶硅转移栅（TG）刻蚀与偏移侧墙工序；后期图中的TG仅标示空间边界而非其完整制造过程，也不展示工作态下的电子转移轨迹。