28nm Planar Flow预览

acer2 氧化物沉积与更早期的氧化步骤（如 Poly Oxide 或 STI 衬层沉积）区分开来，后者主要解决的是栅顶封装或隔离沟槽填充问题，而非侧墙界面工程 [A2]。

物理与化学机制

Spacer2 氧化物沉积的基本机制是通过表面受控反应形成一层共形的二氧化硅薄膜，从而均匀覆盖高纵横比的栅极侧墙 [A2]。氧化物的生长或沉积依赖于在表面形成 Si–O 键，其中表面硅原子的可获得性及其化学终止状态决定了反应概率和薄膜连续性，这符合 MOS 结构中介电层形成所描述的一般表面反应原理 [T1]。对共形性的要求源于这样一个事实：侧墙覆盖不均匀会在刻蚀后直接转化为间隔层宽度的变化，从而影响有效栅长及短沟道控制能力 [T3]。在器件物理层面，该氧化层通过增加栅电极与源/漏延伸区之间的等效介电间距，改变了栅边缘处的局部静电边界条件 [A1]。这有助于缓解栅角处的电场集中，而栅角电场集中是热载流子效应和可靠性劣化的已知来源，其作用类似于高场器件中梯度氧化层在栅介质中所起的电场平滑作用 [A1]。通过降低峰值电场，氧化物衬层间接支持更优的亚阈值特性并减少漏电，这与 MOS 静电学原理保持一致 [T1]。

材料与方法选择逻辑

选择二氧化硅作为 Spacer2 材料，源于其化学稳定的 Si–O 网络、与硅界面较低的界面态密度，以及相对于氮化硅具有成熟且可控的刻蚀选择性 [P1]。这些特性使氧化物在多重间隔层方案中成为理想的牺牲层或衬层材料，在此类方案中，对刻蚀步骤中材料的可控去除或保留至关重要，这一点已在先进自对准栅极工艺中通过选择性保留氧化物得到验证 [P2]。与氮化物相比，氧化物表现出更低的内应力，并降低了在栅边缘产生应力诱发缺陷的风险，这在经历多次沉积与刻蚀循环之后尤为重要 [A1]。工艺参数主要通过其对表面反应完整性、薄膜致密度以及共形性的影响而相互作用 [P3]。例如，有利于表面受限反应的条件可以改善阶梯覆盖率，但可能降低吞吐量；而更高能量的工艺则在提高致密度的同时，可能带来界面损伤风险，这反映了在先进尺寸技术中介电层沉积所讨论的薄膜质量与工艺激进性之间的一般权衡关系 [P1]。尽管 P1 重点讨论的是氮化物 ALD，但在共形性和热预算成为主导约束条件时，同样的自限制表面化学逻辑同样适用于氧化物沉积 [P1]。

28 nm 平面技术节点的特定考量

在 28 nm 平面 CMOS 中，间隔层工程仍然是调控源/漏延伸区重叠及寄生电容的关键手段 [T1]。Spacer2 氧化层使得双间隔层方案成为可能，其中第一和第二间隔层可分别独立调节掺杂位置和结的陡峭度，从而支持 MOSFET 缩放理论所预测的驱动电流与漏电之间的平衡 [T1]。与更先进的 FinFET 或 GAA 节点相比，28 nm 的平面几何结构仍然暴露出较强的栅边缘电场，因此基于氧化物的侧墙电场调制尤为重要 [A1]。该步骤不同于 STI HARP 氧化物沉积（其目标在于间隙填充和隔离），也不同于 AA Cap 或 Poly Oxide 步骤（其侧重于顶表面保护而非横向静电控制）[A1]。因此，Spacer2 氧化物沉积在侧墙界面质量、刻蚀选择性以及栅边缘静电塑形方面进行了专门优化，而这些因素对于在 28 nm 平面节点实现稳健的器件性能和良率至关重要 [T3]。