14nm FinFET 14nm 工艺步骤

其核心物理机理是自限制的表面化学反应与自由基驱动的成键过程相结合，即使在高纵横比结构中，也能够沿垂直鳍片侧壁和栅极边缘实现均匀覆盖。

器件背景与集成逻辑

S/D Spacer1 SiOCN 沉积步骤在 p 型源/漏注入及光刻胶去除之后立即引入，其目的是在任何高温或外延源/漏工艺开始之前，沿栅极侧壁和鳍片表面重新建立共形的介电边界。该间隔层定义了栅极边缘与随后形成的源/漏区域之间的横向间距，直接控制结的陡峭性，并通过限制横向电场向沟道内的穿透来抑制漏致势垒降低效应。在 FinFET 架构中，该侧壁介电层还可在后续的氧化物保护及选择性 SiGe 源/漏外延步骤中，保护高‑k/金属栅堆叠免受化学侵蚀和物理损伤，使其在此工艺节点中的引入具有关键性的集成意义。通过在这一阶段形成稳健且共形的间隔层，该工艺建立了一个在几何和电学上均稳定的模板，使后续的氧化物保护和 SiGe 涂覆步骤能够依赖其实现选择性生长与隔离。

物理与化学沉积机理

SiOCN 间隔层薄膜通常采用表面反应受控的等离子体增强工艺进行沉积，其中含硅前驱体首先在反应性

表面基团上发生化学吸附，并在等离子体激活的配体去除过程中转化为交联的 Si–O–C–N 网络结构。其核心物理机理是自限制的表面化学反应与自由基驱动的成键过程相结合，即使在高纵横比结构中，也能够沿垂直鳍片侧壁和栅极边缘实现均匀覆盖。等离子体产生的 N*、O* 和 H* 物种降低了 Si–N 和 Si–O 键形成的活化能，使薄膜在无需高衬底温度的条件下即可实现致密化，从而避免了掺杂扩散或栅堆叠退化等问题。从器件物理角度看，所得介电间隔层通过在栅极边缘引入低导电区域，改变局部电场分布，降低栅极与源/漏之间的边缘场耦合，从而提升静电完整性，这一点已在基于泊松方程的 FinFET 分析中得到阐述。

材料与方法选择依据

选择 SiOCN 而非纯 SiN 或 SiO2，是因为其混合成键结构能够同时调控刻蚀抗性、机械顺应性以及有效介电常数，这对于在静电控制与寄生电容之间取得平衡至关重要。碳的引入相较于化学计量比 SiN 降低了薄膜密度和介电常数，从而减小栅极到源/漏的边缘电容，而氮元素则在后续氧化物及外延相关清洗过程中保持足够的刻蚀抗性。氧含量的存在增强了薄膜的化学稳定性以及与氧化物和氮化物界面的附着力，这对于形成从栅极侧壁一直延伸至 STI 区域的连续间隔层至关重要，可防止后续湿法工艺中的化学泄漏通道。提高等离子体反应性或暴露时间可增强薄膜致密化和刻蚀抗性，但同时也增加了等离子体诱发损伤的风险，体现了该步骤在薄膜稳健性与器件完整性之间的方向性权衡，从而主导了工艺方法的选择。

14 nm FinFET 的节点特定考量

在 14 nm 技术节点下，鳍片宽度和栅长已缩小到足以使间隔层轮廓的微小变化转化为有效沟道长度和串联电阻的显著偏移，因此间隔层的共形性和均匀性成为一级器件参数，而不再是次要的集成细节。三维鳍片几何结构进一步放大了对沉积机理不受图形密度和负载效应影响的需求，这使得在该节点下，相较于传统 CVD 工艺，更倾向采用等离子体增强、表面受控的沉积方式。此外，注入后的热预算受到严格限制，以保持结的陡峭性，这进一步强化了对与先进 HKMG 栈兼容的低温间隔层沉积工艺的要求。这些由尺度缩小驱动的约束条件共同解释了为何在此工艺阶段沉积 SiOCN 间隔层是实现稳定 14 nm FinFET 性能的节点特定使能技术，而非一种通用的介电材料补充。

[High] 非共形间隔层覆盖：表面受限反应不足或自由基向高纵横比鳍区内的传输不充分，会导致鳍基部间隔层厚度变薄，从而产生局部电场增强，并为后续湿法或等离子体工艺提供暴露通道，这与 FinFET 结构中间隔层和刻蚀停止层所讨论的共形性挑战一致。
[High] 等离子体诱导的栅极或鳍损伤：过高的离子能量或定向等离子体暴露可能在栅介质或鳍侧壁引入缺陷生成或电荷俘获，通过在等离子体条件未充分解耦时 PEALD 工艺所描述的机制，导致阈值电压稳定性和载流子迁移率劣化。
[Medium] 刻蚀抗性劣化：SiOCN 网络形成不当、伴随过量碳或氢的引入，会降低薄膜密度，从而削弱其对后续氧化物保护及外延相关刻蚀的抗性，并引发间隔层侵蚀，改变有效的栅极—源/漏间距。
[Medium] 寄生电容增加：过度致密化或富氮键合会提高间隔层的有效介电常数，增强栅极—源/漏的边缘电容，部分抵消 FinFET 缩放带来的静电优势，如关于间隔层介电特性对电场耦合影响的分析所述。
[Low] 界面附着失效：在间隔层–STI 或间隔层–栅极界面处，化学相容性不足或污染可能导致微空洞的形成，这些空洞在激进清洗过程中进一步充当泄漏通道，其失效机理类似于连续间隔层概念中所解决的间隔层不连续问题。

其核心物理机理是自限制的表面化学反应与自由基驱动的成键过程相结合，即使在高纵横比结构中，也能够沿垂直鳍片侧壁和栅极边缘实现均匀覆盖。

器件背景与集成逻辑

物理与化学沉积机理

SiOCN 间隔层薄膜通常采用表面反应受控的等离子体增强工艺进行沉积，其中含硅前驱体首先在反应性

材料与方法选择依据

14 nm FinFET 的节点特定考量

[High] 非共形间隔层覆盖：表面受限反应不足或自由基向高纵横比鳍区内的传输不充分，会导致鳍基部间隔层厚度变薄，从而产生局部电场增强，并为后续湿法或等离子体工艺提供暴露通道，这与 FinFET 结构中间隔层和刻蚀停止层所讨论的共形性挑战一致。
[High] 等离子体诱导的栅极或鳍损伤：过高的离子能量或定向等离子体暴露可能在栅介质或鳍侧壁引入缺陷生成或电荷俘获，通过在等离子体条件未充分解耦时 PEALD 工艺所描述的机制，导致阈值电压稳定性和载流子迁移率劣化。
[Medium] 刻蚀抗性劣化：SiOCN 网络形成不当、伴随过量碳或氢的引入，会降低薄膜密度，从而削弱其对后续氧化物保护及外延相关刻蚀的抗性，并引发间隔层侵蚀，改变有效的栅极—源/漏间距。
[Medium] 寄生电容增加：过度致密化或富氮键合会提高间隔层的有效介电常数，增强栅极—源/漏的边缘电容，部分抵消 FinFET 缩放带来的静电优势，如关于间隔层介电特性对电场耦合影响的分析所述。
[Low] 界面附着失效：在间隔层–STI 或间隔层–栅极界面处，化学相容性不足或污染可能导致微空洞的形成，这些空洞在激进清洗过程中进一步充当泄漏通道，其失效机理类似于连续间隔层概念中所解决的间隔层不连续问题。

14nm FinFET预览

工艺截面图

本步要点

原理展开

器件背景与集成逻辑

物理与化学沉积机理

材料与方法选择依据

14 nm FinFET 的节点特定考量

风险与挑战

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