14nm FinFET 14nm 工艺步骤

等离子体增强或类原子层沉积方法更受青睐，因为其在三维形貌上的覆盖性更佳，并且可通过等离子体条件和离子能量控制，对薄膜致密度和应力进行独立调节。

器件背景与集成逻辑

在 14 nm FinFET 的 STI_NOTCH 模块中，于此节点重新引入 STI3 SiN 硬掩膜沉积，是为了在先前去除 STI 氧化物残留以及早期 SiN 硬掩膜剥离步骤之后，重新建立稳健的图形转移层；这些前序步骤有意将表面重置，以开启新的刻槽定义序列。重新沉积的 SiN 层提供了化学和机械上均稳定的掩膜界面，将即将进行的刻槽光刻与下方的 STI 氧化物及硅表面解耦，从而在后续等离子体刻蚀步骤中保持沟槽几何形貌的保真度。该步骤紧邻光刻胶涂覆和 SiON 沉积之前，体现了对高刻蚀选择比、低表面粗糙度硬掩膜的需求，以支撑高分辨率图形化及多层掩膜堆栈，这与先进隔离模块中所描述的 STI 集成原则一致。通过在此阶段恢复连续的 SiN 薄膜，工艺流程确保刻槽光刻在均匀且特性明确的表面上进行，从而降低图形向 STI 区域转移的变异性。

物理与化学沉积机理

STI3

SiN 硬掩膜沉积的基本机理依赖于等离子体增强反应，通过表面受限的化学过程形成 Si–N 键，实现与已完成 STI 结构兼容的低温沉积。在等离子体增强沉积条件下，等离子体相中产生的活性氮物种激活表面氮化反应，同时辅助去除有机配体或弱键合的表面物种，推动薄膜向更高致密度和更低杂质含量发展。等离子体中的离子辅助成分还可通过增强表面原子迁移和键重排来影响薄膜微结构；当离子能量保持在损伤阈值以下时，可提升致密化程度和刻蚀抗性，这一点已在 PEALD 系统中的氮化物薄膜上得到验证。在 STI 应用中，活性基驱动化学反应与受控离子相互作用之间的平衡至关重要，因为过高的离子能量可能引发界面损伤或应力，而激活不足则会导致薄膜多孔、易受刻蚀。

材料与方法选择依据

选择氮化硅作为硬掩膜材料，是由于其在含 HF 的湿法化学体系中具有本征的低刻蚀速率，并且对含氟等离子体刻蚀具备较高抗性，这对于在刻槽形成过程中保护 STI 氧化物和硅至关重要。与流程中其他位置使用的非晶硅或二氧化硅硬掩膜相比，SiN 在机械刚性、化学耐久性和电绝缘性之间提供了更优的平衡，使其特别适合于 STI 模块中的多次图形化循环。等离子体增强或类原子层沉积方法更受青睐，因为其在三维形貌上的覆盖性更佳，并且可通过等离子体条件和离子能量控制，对薄膜致密度和应力进行独立调节。从参数相互作用的角度看，提高等离子体反应性通常可增强氮化完整性和薄膜密度，而增加离子轰击有助于致密化，但同时会提高应力累积和缺陷生成的风险，因此需要进行方向性的权衡，而非追求绝对最优。

14 nm 节点特定考量

在 14 nm FinFET 节点，STI 形貌呈现更高的纵横比和更严格的尺寸公差，硬掩膜非均匀性对鳍片轮廓控制和隔离完整性的影响被进一步放大。在这一尺度下，SiN 硬掩膜与下方硅之间的应力耦合变得更加显著，因为 STI 引入的应力可通过能带结构扰动调制相邻鳍片中的载流子迁移率，从而将隔离工艺直接关联到器件电学性能。因此，STI3 SiN 硬掩膜沉积不仅需要提供刻蚀鲁棒性，还必须实现受控的本征应力，以避免加剧与宽度相关的迁移率变化，这与针对后 STI 工艺所披露的应力管理策略保持一致。在该节点采用的重新沉积策略，反映了集成思路从一次性硬掩膜向多周期掩膜工程的转变，以在日益复杂的 STI 刻槽方案中维持图形保真度。

[高] 薄膜致密化不均匀：等离子体自由基通量和离子入射在 STI 形貌上的空间分布差异，可能导致局部 Si–N 键密度降低，从而降低侧壁或拐角处的刻蚀抗性，并引起 notch CD 变异性；这与 3D 氮化物沉积中观察到的覆盖性及等离子体相互作用极限一致。
[高] 应力诱发的硅损伤：再沉积 SiN 层中过高的本征应力或热应力可能耦合至相邻的硅鳍，改变局部能带结构和载流子迁移率，甚至诱发缺陷形成，这符合 STI 结构中所描述的应力–迁移率关系。
[中] 等离子体诱发的界面缺陷：沉积过程中对高能离子的过度暴露可能在 SiN/氧化物或 SiN/硅界面处产生界面陷阱或损伤，削弱硬掩膜附着力，并在后续刻蚀步骤中传播缺陷，这与偏置等离子体沉积中离子轰击效应的描述一致。
[中] 再处理表面上的附着力不良：在先前 SiN 去除后残留的污染或表面活化不充分，可能抑制新 SiN 层的均匀成核，导致在光刻或刻蚀过程中发生微剥离，这是硬掩膜再沉积时已知的集成敏感性问题。
[低] 下游工艺中的刻蚀选择性漂移：SiN 化学计量比或杂质引入的变化，可能细微地改变其等离子体刻蚀行为，在 notch 刻蚀过程中降低其相对于 SiON 或 STI 氧化物的选择性裕量，这与等离子体沉积氮化物中刻蚀抗性对材料属性的依赖性一致。

器件背景与集成逻辑

物理与化学沉积机理

STI3

材料与方法选择依据

14 nm 节点特定考量

[高] 薄膜致密化不均匀：等离子体自由基通量和离子入射在 STI 形貌上的空间分布差异，可能导致局部 Si–N 键密度降低，从而降低侧壁或拐角处的刻蚀抗性，并引起 notch CD 变异性；这与 3D 氮化物沉积中观察到的覆盖性及等离子体相互作用极限一致。
[高] 应力诱发的硅损伤：再沉积 SiN 层中过高的本征应力或热应力可能耦合至相邻的硅鳍，改变局部能带结构和载流子迁移率，甚至诱发缺陷形成，这符合 STI 结构中所描述的应力–迁移率关系。
[中] 等离子体诱发的界面缺陷：沉积过程中对高能离子的过度暴露可能在 SiN/氧化物或 SiN/硅界面处产生界面陷阱或损伤，削弱硬掩膜附着力，并在后续刻蚀步骤中传播缺陷，这与偏置等离子体沉积中离子轰击效应的描述一致。
[中] 再处理表面上的附着力不良：在先前 SiN 去除后残留的污染或表面活化不充分，可能抑制新 SiN 层的均匀成核，导致在光刻或刻蚀过程中发生微剥离，这是硬掩膜再沉积时已知的集成敏感性问题。
[低] 下游工艺中的刻蚀选择性漂移：SiN 化学计量比或杂质引入的变化，可能细微地改变其等离子体刻蚀行为，在 notch 刻蚀过程中降低其相对于 SiON 或 STI 氧化物的选择性裕量，这与等离子体沉积氮化物中刻蚀抗性对材料属性的依赖性一致。

14nm FinFET预览

工艺截面图

本步要点

原理展开

器件背景与集成逻辑

物理与化学沉积机理

材料与方法选择依据

14 nm 节点特定考量

风险与挑战

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14 nm 节点特定考量

风险与挑战