引言
在现代集成电路制造中，精确控制晶体管的开关特性对于芯片的整体性能、功耗和可靠性至关重要 。这种控制的核心在于阈值电压注入（Threshold voltage implant），这是一种专门的工艺步骤，旨在精确调节金属氧化物半导体场效应晶体管（MOSFET）从关态转换为开态时的特定电压 。该步骤通常简称为 Vt 调节注入，即在栅极电介质正下方的半导体沟道区域中引入精确受控数量的掺杂原子 。阈值电压注入的必要性源于本征硅的基本局限性 。在本征未掺杂硅中，室温下的自由载流子浓度完全由带隙间的热激发决定，这对于支持实际器件运行来说太低了 。通过引入施主或受主杂质，工程师可以改变费米能级，并在极宽的范围内调节硅的导电性 。Vt 调节注入利用离子注入（ion implantation）将这些掺杂剂直接植入有源沟道区域，从而改变平带电压和耗尽电荷，进而设定实现强反型所需的精确栅极电压 。如果没有此工艺，晶体管将遭受严重的阈值电压波动，导致晶圆上出现不可接受的关态漏电流并造成驱动性能下降 。
物理与机制
控制阈值电压注入的基本物理原理植根于半导体能带理论和载流子统计学 。由于半导体晶体具有严格的空间平移对称性，电子受到周期性势场的作用，从而产生能带和带隙 。当一定剂量的掺杂离子被引入沟道区域时，这些杂质原子会在导带或价带附近产生局域能级，改变局部载流子浓度和费米能级的位置 。MOSFET 所需的阈值电压在很大程度上取决于施加电压时在栅氧化层下方形成的耗尽区 。根据现有的物理模型，如果将注入剂量近似为精确位于硅-氧化物界面的 delta 函数，则阈值电压的偏移量与总注入剂量成正比，与等效栅氧化层电容成反比 。随着注入剂量中心向衬底深处移动，掺杂剂在改变阈值电压方面的有效性会降低，耗尽宽度会相应减小，直到中心点达到耗尽区边缘 。此外，器件的亚阈值行为受热力学极限支配 。在亚阈值区，漏极电流呈指数级依赖于栅极电压，并受到室温下约 60 mV/decade 的理论最小亚阈值摆幅限制 。随着技术节点的演进，沟道长度被大幅缩小，源极和漏极之间的势垒受到影响，导致短沟道 MOSFET 由于阈值电压滚降（roll-off）而产生更大的电流泄漏 。Vt 调节注入对于提高沟道掺杂浓度以抵消这种滚降至关重要，尽管这不可避免地带来了一个权衡：阈值电压设置过高会降低开态驱动电流，而设置过低则会呈指数级增加关态亚阈值漏电流 。
工艺原理
阈值电压注入的优化涉及掺杂种类、剂量、能量和倾斜角度的仔细平衡 。主要的定向关系很简单：增加与阱同类型的掺杂剂（例如，n-MOSFET 中 p 阱内的硼）注入剂量会提高阈值电压，而注入相反类型的掺杂剂则会降低它 。注入能量的选择需确保掺杂剂能够穿透任何牺牲性屏蔽层，同时保持足够的浅度，使其位于有源沟道的最大耗尽宽度内 。为了改善短沟道控制和模拟电路性能，经常采用诸如晕（halo）或袋式（pocket）注入等专门的阈值电压调节技术 。通过利用倾斜角度注入，工程师可以创建横向非对称沟道（LAC）轮廓，在源极侧形成高掺杂局部区域 。这种非对称掺杂分布确保了沟道掺杂被限制在源极侧较小的区域内，使沟道其余部分保持轻掺杂，从而有效抑制漏极诱导势垒降低（DIBL）效应 。在亚阈值工作区，这种 halo 掺杂显著改善了跨导效率、输出电阻和本征增益等模拟性能指标，且无需额外的光刻掩模 。此外，为了稳定阈值电压，开发了共注入技术 。例如，在 Vt 调节步骤中经常共注入碳以抑制硼的热扩散 。硅中的硼扩散严重依赖于硅间隙原子；碳原子通过 Watkins 交换机制捕获这些间隙原子，并使其在富碳区域沉淀 。这有效抑制了瞬态增强扩散（TED）和氧化增强扩散（OED），从而产生更稳定的沟道掺杂分布，并显著降低大面积或厚栅氧化层器件中的阈值电压失配 。
挑战与失效模式
尽管阈值电压注入具有精确性，但它面临着严峻的物理和集成挑战，特别是在注入后的热处理过程中 。一个突出的失效机制是硅-二氧化硅界面处的掺杂剂偏析和电活性堆积 。在高温尖峰退火或快速热退火期间，氧化增强扩散和界面原子重排为掺杂剂在界面处偏析提供了强大的驱动力 。这种反常的上坡扩散导致砷和硼等掺杂剂在化学势、应力和缺陷浓度梯度的驱动下，而非标准的菲克扩散驱动下，向表面移动 。因此，高达 70% 的剩余注入剂量可能会在界面处积聚，严重改变有效沟道掺杂，并导致意想不到的阈值电压偏移 。另一个重大挑战源于先进阈值调节技术诱发的可靠性下降 。虽然碳共注入能有效抑制硼扩散并改善 Vt 失配，但它也严重加剧了轻掺杂漏极（LDD）结处的掺杂梯度和电场分布 。这种陡峭的电场增加了峰值横向场，加速了热载流子注入（HCI），并通过产生界面陷阱严重缩短了器件寿命 。为了减轻这种失效模式，通常需要在 LDD 工艺中进行额外的氮注入，以调节结缺陷并平滑电场 。此外，随着器件尺寸缩小，由 Pelgrom 定律支配的基本阈值电压失配成为影响良率的主要因素 。Pelgrom 定律规定阈值电压失配与晶体管有源面积的平方根成反比 。在高度缩小的晶体管中，掺杂原子数量和位置的统计涨落（称为随机掺杂涨落，RDF）导致相邻的相同晶体管表现出极大的阈值电压差异 。
技术节点演进
随着行业从平面 CMOS 向先进的三维晶体管架构发展，阈值电压注入的实现方式发生了巨大变化 。在较旧的平面技术（如 28nm Planar Flow）中，阈值电压注入通常在栅极氧化前对有源区进行简单的垂直或轻微倾斜的全局注入 。栅电介质和电极随后沉积，使掺杂剂自然位于反型层正下方 。然而，向 14nm FinFET 及随后的 7nm FinFET 的过渡引入了严重的几何约束 。在鳍式场效应晶体管（FinFET）结构中，有源沟道是三面被栅极包围的垂直硅鳍片 。由于栅极在物理上阻挡了向沟道区域的垂直离子注入，在栅极形成后使用传统方法进行阈值电压调节效果不佳 。为了克服这一问题，工程师开发了针对未被栅极覆盖的鳍片区域（主要在源/漏延伸区附近）的倾斜角度离子注入技术 。在随后的热处理过程中，这些注入的掺杂剂根据浓度梯度横向扩散到栅极下方的沟道区域，从而成功调节了阈值电压，而不会对栅极下方脆弱的鳍片结构造成直接的高能注入损伤 。随着行业向 FinFET 之后的环绕栅极（GAA）纳米片或纳米线架构推进，挑战进一步加剧 。在 GAA 器件中，沟道由堆叠的水平纳米片组成，传统的外部横向注入不足以实现均匀掺杂 。最近的进展包括在生长外延源/漏材料之前，直接通过刻蚀后的源/漏空腔进行高温（>500℃）离子注入 。通过源/漏空腔将离子横向导向 GAA 堆叠，避免了对纳米片顶部的直接结构损伤，同时高温提供了动态退火以减少点缺陷，并提高了这些受限 3D 结构中的掺杂激活效率 。
相关工艺
阈值电压注入并非孤立存在，它与其他几项关键单元工艺紧密耦合 。注入后，需要进行快速热退火（Rapid Thermal Annealing）以修复高能离子造成的晶体损伤，并使掺杂原子进入电活性的晶格位置 。退火的时间和温度直接决定了最终的扩散轮廓以及氧化物界面处掺杂剂堆积的程度 。此外，高 K 金属栅（HKMG）技术的发展从根本上改变了阈值电压的管理方式 。在多晶硅栅技术中，沟道掺杂是调节 Vt 的主要手段，而 HKMG 允许通过金属栅本身的功函数来调节阈值电压 。通过利用不同的覆盖层和功函数金属，工程师可以在较低的沟道掺杂浓度下实现所需的阈值电压，从而减少随机掺杂涨落，并最大限度地减少杂质散射以提高载流子迁移率 。
未来展望
展望未来，传统阈值电压注入的作用正在逐渐转变 。随着器件缩小至 3nm 以下节点，沟道体积变得非常小，以至于即使存在少量掺杂原子也会引起不可接受的阈值电压波动 。因此，行业正转向无掺杂或超轻掺杂沟道，几乎完全依靠精确的金属栅功函数工程和栅极几何形状（如纳米片厚度）来设定阈值电压 。然而，深逆行阱、极端 halo 注入和源/漏空腔界面掺杂等专门的 Vt 调节注入，对于控制最先进的逻辑和模拟应用中的亚阈值漏电流及抑制短沟道效应仍将至关重要 。