阈值电压注入：半导体制造中的物理机制、机理与工艺演进

引言

在现代集成电路制造中，精确控制晶体管的开关特性对于芯片的整体性能、功耗和可靠性至关重要。这种控制的核心在于阈值电压注入（Threshold Voltage Implant），这是一种专门的工艺步骤，旨在精确调节金属氧化物半导体场效应晶体管（MOSFET）从关态转换为开态时的栅极偏置电压。该步骤通常简称为 Vt 调节注入，即在栅极电介质正下方的半导体沟道区域中引入精确受控数量的掺杂原子。阈值电压注入的必要性源于本征硅的基本局限性，在未掺杂的本征硅中，室温下的热激发载流子浓度太低，无法支持实际器件运行。通过引入施主或受主杂质，工程师可以改变费米能级并在较宽范围内调节沟道的导电性。离子注入的高精度使得 MOS 器件的阈值电压能够保持均匀，而无需过度考虑衬底的初始变化 [T1]。Vt 调节注入利用离子注入将掺杂剂直接植入有源沟道区域，从而改变平带电压和耗尽电荷，进而设定实现强反型所需的栅极电压。如果没有此工艺，晶体管将遭受严重的阈值电压波动，导致晶圆上出现过大的关态漏电流并造成驱动性能下降。

物理与机制

控制阈值电压注入的基本物理原理植根于半导体能带理论和载流子统计学。由于半导体晶体具有严格的空间平移对称性，电子受到周期性势场的作用，从而产生能带和带隙。当一定剂量的掺杂离子被引入沟道区域时，这些杂质原子会在导带或价带边缘附近产生局域能级，改变局部载流子浓度和费米能级的位置。MOSFET 所需的阈值电压在很大程度上取决于施加电压时在栅氧化层下方形成的耗尽区。根据现有的物理模型，如果将注入剂量近似为精确位于硅-氧化物界面的 delta 函数，则阈值电压的偏移量与总注入剂量成正比，与等效栅氧化层电容成反比。当注入掺杂剂的质心向半导体内部更深处移动时，该剂量在改变阈值电压方面的效果会变差，并会相应改变耗尽特性 [T2]。此外，器件的亚阈值行为受热力学极限支配，受室温下理论最小亚阈值摆幅的限制。随着沟道长度缩小，源/漏势垒降低会导致短沟道 MOSFET 产生阈值电压滚降（Roll-off）。Vt 调节注入通过提高沟道掺杂浓度来抵消这种滚降，尽管这不可避免地带来了一个权衡：阈值电压设置过高会降低开态驱动电流，而设置过低则会呈指数级增加关态亚阈值漏电流。

工艺原理

阈值电压注入的优化涉及掺杂种类、剂量、能量和倾斜角度的仔细平衡。基本的定向关系非常明确：增加与阱同类型的掺杂剂（例如 n-MOSFET 中 p 阱内的硼）注入剂量会提高阈值电压，而注入相反类型的掺杂剂则会降低阈值电压。注入能量的选择需确保掺杂剂能够穿透任何牺牲性屏蔽层，同时保持足够的浅度，使其位于有源沟道的最大耗尽宽度内。为了改善短沟道控制和模拟电路性能，经常采用诸如晕环（Halo）或袋式（Pocket）注入等专门的阈值电压调节技术。通过利用倾斜角度注入，工程师可以创建横向非对称沟道（LAC）轮廓，在源极侧形成局部高掺杂区域。这种掺杂分布将较高的沟道掺杂限制在源极侧，使沟道其余部分保持轻掺杂，从而有效抑制漏极诱导势垒降低（DIBL）效应。在亚阈值工作区，这种 Halo 掺杂显著改善了跨导效率和输出电阻等模拟性能指标，且无需额外的光刻掩模。此外，为了稳定阈值电压，开发了共注入技术。例如，在 Vt 调节步骤中经常共注入碳以抑制硼的热扩散。硅中的硼扩散严重依赖于硅间隙原子；碳原子捕获这些间隙原子，从而抑制瞬态增强扩散（TED）和氧化增强扩散（OED）。这产生了更稳定的沟道掺杂分布，并显著降低了厚栅氧化层或高压器件中的阈值电压失配。

挑战与失效模式

尽管阈值电压注入具有极高精度，但它在注入后的热处理过程中仍面临物理和集成方面的严峻挑战。一个突出的失效机制是掺杂剂在硅-二氧化硅界面处的偏析和堆积。在高温尖峰退火或快速热退火期间，氧化增强扩散和界面原子重排会驱动掺杂剂在界面附近偏析。这种非菲克扩散导致砷和硼等掺杂剂在化学势、应力和缺陷浓度梯度的驱动下向表面迁移。因此，很大一部分注入剂量可能会在界面处积聚，严重改变有效沟道掺杂，并导致意想不到的阈值电压偏移。另一个挑战源于先进阈值调节方案中的可靠性权衡。虽然碳共注入能有效抑制硼扩散并改善 Vt 失配，但它会使轻掺杂漏极（LDD）结处的掺杂梯度变陡。这种陡峭的电场增加了峰值横向电场，加速了热载流子注入（HCI），并产生损害器件寿命的界面陷阱。为了减轻 HCI 效应，有时会在结工艺中添加氮注入，以调节缺陷并平滑电场分布。此外，随着特征尺寸缩小，由 Pelgrom 按比例缩小关系控制的随机掺杂波动（RDF）成为影响良率的主要因素。在高度微缩的晶体管中，沟道掺杂原子确切数量和空间位置的微观涨落，会导致标称相同的相邻晶体管表现出截然不同的阈值电压。

技术节点演进

随着行业从平面 CMOS 向三维架构过渡，阈值电压控制的实现方式发生了显著演进。在平面工艺中（例如 28nm平面工艺），沟道阈值电压调节注入是在栅极叠层沉积之前（pre-gate）进行的，以确保掺杂剂在栅极图案化前直接位于栅极氧化层下方。随着向 14nm FinFET 及更先进节点的过渡，在鳍式场效应晶体管（FinFET）的超薄硅鳍片中进行重沟道注入会带来严重的随机掺杂波动（RDF）和载流子迁移率退化问题。因此，现代 FinFET 通常采用未掺杂或轻掺杂的鳍片沟道，主要依靠金属栅极叠层的功函数工程来设定基准阈值电压，而非依赖重沟道离子注入。对于短沟道控制，则在栅极图案化后于源/漏延伸区附近进行倾斜的 Halo（Pocket）注入，以抑制漏极诱导势垒降低（DIBL），而非依赖横向扩散来填充主沟道。随着微缩推进到环绕栅极（GAA）纳米片架构，沟道体积进一步缩小，这更加巩固了向未掺杂纳米片、多功函数金属栅及局部延伸区工程转变的趋势。

相关工艺

阈值电压注入与其他几项关键单元工艺紧密配合。离子注入完成后，需要进行快速热退火以修复高能离子造成的晶格损伤，并使掺杂原子移动到具有电活性的替换晶格位置。退火的热预算决定了最终的扩散轮廓以及电介质界面处掺杂剂堆积的程度。此外，高K金属栅（HKMG）技术的引入从根本上改变了阈值电压工程。在多晶硅栅技术中，沟道掺杂是调节 Vt 的主要手段，而 HKMG 允许通过金属栅极叠层本身的有效功函数来调节阈值电压。通过选择特定的覆盖层和功函数金属，工程师可以在较低的沟道掺杂浓度下实现目标阈值电压，从而减少随机掺杂波动，并通过减轻电离杂质散射来提高载流子迁移率。

未来展望

展望未来，传统沟道阈值电压注入的作用正在发生转变。随着逻辑技术迈入 3nm 以下节点，沟道体积变得如此微小，以至于掺杂原子数量的细微波动都会引起严重的阈值电压变化。因此，先进逻辑节点越来越多地采用未掺杂或轻掺杂沟道，几乎完全依靠精确的金属栅功函数工程和纳米片物理尺寸来设定基准阈值电压。尽管如此，专门的 Vt 调节注入（如深逆行阱注入、Halo/Pocket 注入和局部界面工程）对于控制高性能、超低功耗和模拟 CMOS 应用中的亚阈值漏电流及抑制短沟道效应仍将发挥关键作用。