28nm Planar Flow预览

进行替换的必要条件，而这直接决定了平面 MOSFET 中的阈值电压控制和短沟道行为 [T1]。任何残留的多晶硅都会重新引入多晶硅耗尽效应和费米能级钉扎效应，削弱栅极的静电控制能力并增加等效氧化层厚度 [T1]。因此，该干法去除步骤并非简单的清洗工序，而是实现 28 nm 平面器件架构既定电学行为的关键使能步骤 [P1]。

物理与化学机理

Dummy Poly Dry Removal 依赖于等离子体辅助的硅刻蚀过程，其中由等离子体产生的卤素自由基在多晶硅表面与硅原子发生化学反应，生成挥发性的硅卤化物物种，随后脱附进入气相 [P3]。刻蚀过程通过协同机理进行：离子轰击破坏 Si–Si 键并去除钝化层，从而提高化学反应概率，使工艺本质上具有各向异性和方向可控性 [P3]。这种方向性对于优先清除垂直栅开口、同时尽量减少对限定栅长的 ILD 氧化物和间隔层的侧向侵蚀至关重要（工程实践）。在微观层面，反应速率主要受限于表面反应动力学而非体扩散，这意味着暴露硅面积及其表面状态主导了刻蚀均匀性 [P3]。提高离子能量的等离子体条件通常会增强物理溅射成分，从而加快硅去除速率，但同时也会增加介质损伤及向下层栅氧中注入电荷的风险 [T1]。因此，干法刻蚀通常被设计为在介质界面处或其附近停止，保留受控的残余厚度，以便由随后采用根本不同化学路径的湿法工艺安全且选择性地去除 [P1]。

材料与方法选择逻辑

在假多晶硅去除的第一阶段选择干法刻蚀，是因为基于等离子体的工艺在方向性和图形保真度方面相较于纯化学湿法刻蚀具有明显优势，尤其适用于牺牲材料被嵌置于高纵横比介质空腔中的情形 [P3]。多晶硅特别适合采用卤素基等离子体进行去除，因为其反应产物在工艺温度下具有挥发性，在等离子体条件平衡良好时可实现高效的材料排出而不发生再沉积 [P3]。相比之下，下方的 SiO₂ 或 SiON 基介质会形成不挥发的卤化物，因此表现出天然较高的刻蚀抗性，从而在该阶段提供所需的选择性 [P1]。关键工艺参数之间具有明确的相互作用关系：提高离子能量或通量可增强刻蚀各向异性和速率，而提高中性自由基的相对贡献则有利于化学选择性并降低物理损伤 [P3]。此外，腔体壁面状态会通过吸附与再刻蚀现象影响稳态自由基密度，若控制不严，可能间接影响晶圆级均匀性 [P3]。因此，工艺监控更侧重于端点检测和等离子体稳定性，而非绝对刻蚀深度，因为目标在于形成一个开放且连续的空腔，而非满足某一尺寸指标（工程实践）。

28 nm 平面技术的节点特定考量

在 28 nm 平面 CMOS 中，栅长已经足够短，即便是极少量的假多晶硅残留，也可能转化为有效沟道长度和阈值电压的显著波动 [T2]。与此同时，栅氧厚度足够薄，在激进的干法刻蚀过程中产生的等离子体损伤或充电效应都可能对界面质量和载流子迁移率造成可测量的劣化 [T1]。因此，将假多晶硅去除划分为干法与湿法两个阶段，体现了一种与节点相关的折衷方案：干法步骤提供几何开口和轮廓控制，而湿法步骤则通过以表面反应为主导的化学机理，在最小化损伤的前提下完成硅的彻底去除 [P1]。这种混合策略与替代栅相关专利中描述的集成方案一致，即有意将干法与湿法刻蚀相结合，以在轮廓控制、选择性和器件可靠性之间取得平衡 [A1]。