7nm FinFET预览

并生成活性自由基，这些自由基在铜表面吸附并反应，形成共价键结合的介电网络 [P1]。非平衡等离子体环境允许在与铜和 low‑k 介质兼容的温度下实现成膜，同时离子轰击与表面反应共同决定薄膜致密度、键合构型和本征应力 [P2]。从化学角度看，将碳和氮引入硅网络可相较于纯氮化硅降低极化率，同时保持强 Si–C 和 Si–N 键，从而提升对铜和氧传输的扩散阻挡性能 [P1]。所得的致密非晶结构抑制了 Cu/介电界面处的快速扩散通道，这一机理与电迁移和时依介质击穿可靠性的提升直接相关 [P3]。

材料与方法选择依据

基于硅碳氮化物的材料被选用于 ESL 盖层，是因为其在低有效介电常数、优异的 Cu 扩散阻挡能力以及相对于氧化物 ILD 的有利刻蚀选择性之间实现了良好平衡，这一点已在学术研究和已获专利的互连结构中得到验证 [P1][A1]。采用 PECVD 可独立调控等离子体化学与离子能量，从而在不改变整体集成流程的情况下，对薄膜致密度、氢含量和本征应力等性质进行定向调节 [P1]。提高等离子体辅助致密化通常可增强机械强度和阻挡性能，但同时会提高介电常数，这体现了先进节点中必须优化的电学与机械性能之间的基本权衡关系 [P2]。与氢相关的反应路径在这一平衡中起着关键作用，因为在生长过程中选择性去除弱键合物种可提高网络连通性并降低长期可靠性风险 [P1]。

7 nm 集成的节点特定考量

在 7 nm 技术节点，互连尺寸已缩小到以界面主导的现象（如铜表面扩散、晶界传输以及介质开裂）成为主要可靠性限制因素的程度，使得 ESL 盖层质量较早期世代更加关键 [P3]。因此，盖层必须在保持高致密度和对复杂形貌的均匀覆盖的同时进行激进缩薄，这也放大了对等离子体诱发损伤以及向下层超低‑k 材料传递应力的敏感性 [P2]。与流程中其他位置的类似 ESL 步骤相比，此处的特点在于其直接与最小间距的铜线接触，并为随后的 ILD 沉积立即做准备，几乎没有缺陷修复或沉积后校正的余量（工程实践）。因此，7 nm 节点的集成在很大程度上依赖于对等离子体化学和薄膜结构的精确控制，以在不牺牲 RC 性能的前提下保持可靠性 [P1]。