7nm FinFET 7nm 工艺步骤

与纯氮化硅相比，碳的引入降低了薄膜的极化率，从而减少寄生电容，同时通过 Si–N 和 Si–C 的交联保持了足够的机械强度。

器件背景与集成逻辑

ESL 盖层沉积步骤在 BEOL 工艺流程中被引入，位置紧接于 Cu CMP 与 Co 盖层形成之后，其目的是在铜互连与随后沉积的层间介质之间建立一个在化学和机械上都足够稳健的界面，同时为后续通孔图形化步骤定义一个可靠的刻蚀停止层。CMP 之后，暴露的 Cu 表面在随后的等离子体基 ILD 沉积过程中极易发生氧化、腐蚀和扩散，因此需要致密的介电盖层来保持互连结构的完整性。将 ESL 布置在该工艺位置，可以将原本脆弱的金属表面转化为钝化且气密封闭的界面，使其能够承受氧化性等离子体和 UV 固化而不降低 Cu 的可靠性。ESL 同时还为下一金属层中的精确通孔刻蚀准备了清晰、具有刻蚀选择性的边界，这对于先进节点的尺寸控制至关重要，正如多层互连中刻蚀停止层的相关描述所强调的那样。

物理与化学沉积机制

在先进 BEOL 中，ESL 盖层沉积通常依赖于等离子体增强化学气相沉积，其中前驱

体分子被高能电子解离，形成具有反应活性的自由基，这些自由基吸附并在晶圆表面发生反应，形成共价键合的网络结构。其生长机制由沉积与同时发生的等离子体辅助刻蚀之间的平衡所主导，使得键合较弱、富氢的表面物种被优先去除，而更强的 Si–C 和 Si–N 键得以保留，从而形成致密且化学稳定的薄膜结构。这种选择性致密化机制减少了扩散通道和悬挂键的数量，否则这些缺陷会在后续工艺中促进 Cu 离子迁移或氧气渗入。从器件物理角度来看，ESL 作为一种电化学和物理屏障，提高了 Cu 向周围低 k 介质中扩散的活化能，直接改善了电迁移寿命和介质击穿行为。

材料与方法选择逻辑

基于硅碳氮化物的材料被选用于 ESL 应用，是因为其在低介电常数、高键密度以及对 Cu 扩散和等离子体刻蚀的强抗性之间实现了有利的组合，这一点已在亚 10 nm 互连研究中得到验证。与纯氮化硅相比，碳的引入降低了薄膜的极化率，从而减少寄生电容，同时通过 Si–N 和 Si–C 的交联保持了足够的机械强度。等离子体基沉积方法更受青睐，因为它们允许对离子能量和自由基通量进行独立控制，从而通过参数间的方向性交互而非绝对数值来调节薄膜密度、本征应力和氢含量。例如，提高氢自由基的相对贡献会使生长机制向表面清洗和致密化方向转变，这虽然提升了阻挡性能，但会降低净生长速率，体现了在可靠 ESL 形成过程中必须加以管理的固有权衡空间。

7 nm HKMG FinFET BEOL 的节点特定考量

在 7 nm 技术节点，ESL 盖层必须同时满足激进的尺度缩小要求和更高的可靠性约束，这是由于更窄的线宽以及相邻层中采用了多孔超低 k 介质。互连间距的缩小放大了即便是微量 Cu 扩散或水分渗入的影响，使得薄膜密度和界面质量相比以往节点更加关键。此外，在 UV 固化之后，ESL 与 ULK ILD 之间的应力相互作用更加显著，这要求 ESL 保持稳定的应力状态，以避免介质堆叠中产生裂纹或发生剥离，这与先进盖层设计中所展示的应力工程概念是一致的。这些节点特定的挑战解释了为何在 7 nm 节点，ESL 盖层沉积已不再只是一个传统的刻蚀停止步骤，而是一种高度工程化的材料解决方案，为电性能和 BEOL 的长期可靠性提供基础支撑。

[高] Cu 扩散阻挡性能不足：如果沉积的 ESL 薄膜中含有较高比例的弱键合或富氢网络，则可能形成连续的扩散通道，使 Cu 离子在电应力或热应力作用下迁移进入相邻的低 k 介电层，从而加速电迁移和与时间相关的介电击穿（TDDB）机制。
[高] 等离子体诱发的底层 ULK 介电层损伤：在 ESL 沉积过程中，过强的离子轰击或高活性的反应物种可能在界面处耗尽多孔 SiCOH 材料中的碳含量，导致介电常数升高并削弱机械强度，从而降低整体 BEOL 可靠性。
[中] 刻蚀停止层非均匀性及通孔错位：ESL 密度或成分的不均匀性会导致刻蚀抗性在空间上的变化，在通孔形成过程中引发刻蚀停止不完全或过度刻蚀至下层介电层的现象，这一点已在多层互连相关专利中对刻蚀停止层失效机理进行了描述。
[中] UV 固化后应力诱发开裂：若 ESL 的本征应力平衡不当，在后续 ULK 层间介电层（ILD）的 UV 固化过程中可能发生应力反转或放大，从而在 Cu/ESL/ILD 界面处引发裂纹萌生，破坏结构的机械完整性。
[低] 界面附着力劣化：Cu–ESL 界面处若缺乏良好的化学键合，例如由于表面污染或表面活化不足，会降低附着强度，并在后续 BEOL 层级的热循环或 CMP 过程中增加分层失效的风险（工程实践）。

与纯氮化硅相比，碳的引入降低了薄膜的极化率，从而减少寄生电容，同时通过 Si–N 和 Si–C 的交联保持了足够的机械强度。

器件背景与集成逻辑

物理与化学沉积机制

在先进 BEOL 中，ESL 盖层沉积通常依赖于等离子体增强化学气相沉积，其中前驱

材料与方法选择逻辑

7 nm HKMG FinFET BEOL 的节点特定考量

[高] Cu 扩散阻挡性能不足：如果沉积的 ESL 薄膜中含有较高比例的弱键合或富氢网络，则可能形成连续的扩散通道，使 Cu 离子在电应力或热应力作用下迁移进入相邻的低 k 介电层，从而加速电迁移和与时间相关的介电击穿（TDDB）机制。
[高] 等离子体诱发的底层 ULK 介电层损伤：在 ESL 沉积过程中，过强的离子轰击或高活性的反应物种可能在界面处耗尽多孔 SiCOH 材料中的碳含量，导致介电常数升高并削弱机械强度，从而降低整体 BEOL 可靠性。
[中] 刻蚀停止层非均匀性及通孔错位：ESL 密度或成分的不均匀性会导致刻蚀抗性在空间上的变化，在通孔形成过程中引发刻蚀停止不完全或过度刻蚀至下层介电层的现象，这一点已在多层互连相关专利中对刻蚀停止层失效机理进行了描述。
[中] UV 固化后应力诱发开裂：若 ESL 的本征应力平衡不当，在后续 ULK 层间介电层（ILD）的 UV 固化过程中可能发生应力反转或放大，从而在 Cu/ESL/ILD 界面处引发裂纹萌生，破坏结构的机械完整性。
[低] 界面附着力劣化：Cu–ESL 界面处若缺乏良好的化学键合，例如由于表面污染或表面活化不足，会降低附着强度，并在后续 BEOL 层级的热循环或 CMP 过程中增加分层失效的风险（工程实践）。

7nm FinFET预览

工艺截面图

本步要点

原理展开

器件背景与集成逻辑

物理与化学沉积机制

材料与方法选择逻辑

7 nm HKMG FinFET BEOL 的节点特定考量

风险与挑战

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