14nm FinFET

器件背景与集成逻辑

FIN_PATTERN 模块中的 SiN 硬掩膜刻蚀位于非晶硅和 SiO2 硬掩膜顺序刻蚀步骤之后，用于完成垂直图形转移堆栈，最终定义 14 nm FinFET 的鳍关键尺寸和节距保真度 [A2]。在这种多层硬掩膜方案中，SiN 层作为机械和化学上均具有高稳定性的最终掩膜，必须被精确开口，以暴露下方的硅鳍材料，同时保持由上游光刻和图形收缩所建立的横向尺寸 [A2]。该步骤的必要性源于将光刻分辨率极限与鳍刻蚀要求解耦的需求，这一理念与先进 CMOS 缩放讨论中描述的多硬掩膜图形转移策略一致 [T1]。从集成角度看，SiN 硬掩膜刻蚀为随后 FIN_CUT 模块中的鳍切割介电沉积和光刻步骤准备了稳定的形貌和化学相容的表面 [A2]。与主要用于成形中间掩膜层的早期硬掩膜刻蚀不同，该步骤直接决定哪些鳍段保持连续、哪些可在鳍切割过程中被去除，从而影响器件隔离和鳍端静电特性 [A2]。这一作用也不同于流程中后续重复的 SiN 硬掩膜刻蚀步骤，后者发生在鳍形成之后，因此作用对象为三维鳍形貌而非平面堆栈 [A2]。

物理与化学刻蚀机理

• [高] SiN 横向欠刻：等离子体刻蚀各向异性不足使化学反应不仅发生在水平表面，也发生在侧壁上，导致 SiN 掩膜发生横向侵蚀并引起鳍宽变化，从而直接影响 FinFET 的静电控制能力 [P1][T1]。
• [中] 向下层材料的过刻蚀：在 SiN 被完全清除后仍继续刻蚀，会导致下层材料的非预期暴露或损伤，其根源在于 SiN 与相邻层之间刻蚀选择性受限，这是多重硬掩膜集成方案中的常见约束 [A1]。
• [中] 等离子体诱发损伤或充电效应：高能离子轰击可能在邻近介电区域引起电荷积累或缺陷生成，体现了高度各向异性干法刻蚀工艺所伴随的典型损伤机制 [P1]。
• [低] 硬掩膜残留物形成：反应副产物或再沉积物未被完全去除，可能在刻蚀表面留下残留物，从而干扰后续介电层沉积步骤，这是介电材料等离子体刻蚀过程中已知的风险之一 [A2]。