7nm FinFET

器件背景与集成逻辑

转移氧化层沉积在 STI 模块中紧接于 SiN 硬掩膜沉积之后引入，其目的是在氮化物硬掩膜堆栈与后续止蚀氮化层及非晶硅硬掩膜层之间建立一个在化学上兼容、在力学上顺应的中间层 [P3]。之所以需要该步骤，是因为原始沉积的 SiN 表面虽然具有良好的抗刻蚀能力，但其本征应力较高且表面化学性质不同，在深 STI 图形转移过程中若直接与额外硬掩膜薄膜接触，容易放大缺陷扩展和附着力失效，这与 [P4] 中针对 STI 堆栈所描述的应力与界面驱动缺陷问题一致。转移氧化层提供了一个受控的氧化物表面，用于稳定界面能、缓和应力梯度，并为 FinFET STI 集成所需的多层硬掩膜系统建立可预测的刻蚀响应基准 [A1]。从集成逻辑角度看，该氧化层通过建立一个刻蚀选择性和附着行为均已充分理解的氧化物–氮化物界面，为后续止蚀氮化层沉积做好晶圆准备，从而降低后续图形转移和 CMP 操作中的累积不确定性（工程实践）。

• [高] 氧化物与 SiN 之间的界面分层：如果沉积的氧化物无法充分释放应力或与下层 SiN 硬掩膜形成有效的化学键合，拉伸或压缩应力失配可能在界面处集中，导致微观分层，并在后续等离子刻蚀或 CMP 过程中扩展，这与 [P4] 中针对 STI 堆栈报道的应力驱动失效机制一致。
• [高] 硬掩膜堆栈刻蚀选择比漂移：氧化物键合结构或密度的变化会改变其相对于氮化物的刻蚀速率，在图形转移过程中偏移有效的刻蚀终止行为并导致关键尺寸损失，这符合 [P1] 中所描述的刻蚀行为对氧化物微结构的依赖关系。
• [中] 与氢相关的等离子体损伤：转移氧化物中引入的过量氢在后续等离子体工艺步骤中可能被释放，局部增强离子诱发损伤或改变表面化学性质，从而降低图形保真度，这与 [P4] 中针对 STI 的低温 CVD 氧化物所观察到的与氢相关的不稳定性一致。