SiN Hardmask Deposition - 7nm FinFET 7nm 工艺步骤

SiN 硬掩膜形成一种在化学和机械上都具有高稳健性的层，用于在沟槽刻蚀过程中定义有源区，并保护硅表面免受等离子体和湿法化学损伤。

器件背景与集成逻辑

STI 模块中的 SiN 硬掩膜沉积紧接在垫氧化层生长之后引入，其目的是形成一种在化学和机械上都具有高稳健性的掩膜层，用于在后续沟槽刻蚀和隔离结构形成过程中定义有源区，同时保护硅表面免受等离子体和湿法化学损伤。位于氮化物下方的垫氧化层起到应力缓冲和界面保护层的作用，而 SiN 硬掩膜在图形转移过程中对硅和二氧化硅表现出很高的刻蚀选择比，从而实现对鳍和隔离几何形貌的精确定义。这种工艺流程中的定位至关重要，因为后续的转移氧化层和止蚀氮化物沉积依赖 SiN 硬掩膜来保持图形保真度，并作为深度各向异性 STI 刻蚀中多层硬掩膜堆栈的参考层。通过在此阶段建立一层耐久且抗刻蚀的顶层，工艺为激进的形貌生成做好准备，同时保持有源硅区域的电学完整性，这与中描述的 FinFET 隔离要求一致。

物理与化学沉积机理

在先进 STI 工艺中，硅氮化物硬掩膜薄膜通常采用等离子体增强或等离子体辅

助的表面反应机理进行沉积，以满足器件尺度缩小所施加的低热预算约束，这遵循了中针对 SiNx 形成所描述的非平衡等离子体化学原理。在等离子体增强沉积过程中，高能电子将含氮物种和硅前驱体解离为活性自由基，这些自由基已包含 Si–N 键合结构单元，随后在衬底表面凝聚并发生交联，形成连续的氮化物网络。薄膜致密化和氢的去除受表面反应动力学和离子辅助能量传递的控制，其中表面迁移率的提高有利于 Si–N 键的重排，并减少弱的 Si–H 或 N–H 终止键，从而提升刻蚀抗性。从物理角度看，所得的非晶 SiNx 网络的稳健性来源于强共价键合和较宽的禁带宽度，这限制了载流子注入和后续等离子刻蚀步骤中的化学侵蚀，这一点与中讨论的介电材料原理一致。

材料与方法选择理由

选择硅氮化物作为 STI 硬掩膜材料，是因为其高键能、对氧和水分的低渗透性以及对含氟化学体系的强抗性，能够直接满足沟槽刻蚀和隔离集成的需求。与工艺流程中其他位置使用的 AlOx 或 TiN 等替代硬掩膜材料相比，SiN 在覆盖性、应力可控性以及与硅和二氧化硅界面的相容性之间提供了良好平衡，这在地形仍相对平坦的 STI 阶段尤为关键。选择等离子体辅助沉积而非高温 LPCVD，反映了在限制热暴露的同时仍需获得足够薄膜密度的需求，这种权衡在和中对 PECVD、LPCVD 与 PEALD SiNx 工艺的比较分析中得到了充分讨论。工艺参数之间具有方向性交互关系，即提高等离子体反应性和表面能可以增强薄膜密度和刻蚀抗性，但同时也会增加本征应力和界面损伤的风险，因此需要精细平衡，以维持与下方垫氧化层的良好附着力。

面向 7 nm FinFET 技术节点的特定考量

在 7 nm 节点，由于鳍间距的缩小以及隔离沟槽纵横比的增加，STI 硬掩膜的要求更加严格，这些因素会放大硬掩膜侵蚀、应力传递以及线边粗糙度对最终器件几何形貌的影响。因此，SiN 硬掩膜必须在整个晶圆范围内保持均匀的厚度和成分，以确保图形转移过程中沟槽深度和宽度的一致性；任何非均匀性都会直接转化为鳍高度变化以及 FinFET 阈值电压的离散性，这符合中概述的静电敏感性原理。此外，硬掩膜还必须能够承受多次后续沉积和刻蚀步骤而不产生颗粒或裂纹，因为此阶段的缺陷会沿工艺链传播，形成隔离泄漏通道，从而劣化器件的关断态性能，这与中讨论的 STI 失效机理一致。

[高] STI 刻蚀过程中硬掩膜侵蚀：由于薄膜密度不足或 Si–N 网络形成不完全，在含氟等离子体刻蚀中发生加速的化学与物理侵蚀，降低了有效掩膜能力并导致关键尺寸损失，这与中所述刻蚀抗性对成键结构的依赖性一致。
[高] 本征薄膜应力引发的开裂或剥离：由离子辅助致密化和氢去除引起的过大本征应力可能超过 SiN/垫氧化层界面的附着强度，导致微裂纹或剥离，并在后续热处理或等离子体工艺步骤中进一步扩展。
[中] 垫氧化层界面损伤：在沉积初期阶段，高能等离子体物种可穿透正在生长的 SiN 薄膜，在下方垫氧化层中产生缺陷或电荷陷阱，后续在 STI 结构中充当漏电通道或应力集中点，符合中描述的等离子体–介电相互作用机制。
[中] 跨越地形的薄膜共形性不均匀：等离子体辅助沉积中的定向离子通量和自由基复合会导致局部地形上的厚度不均，从而在图形转移过程中造成保护不一致，该现象类似于中观察到的 3D SiNx 沉积共形性限制。
[低] 与氢相关的长期可靠性劣化：低温沉积过程中引入的残余 Si–H 或 N–H 键在热或电应力下可能逐渐解离，缓慢改变薄膜应力和刻蚀行为，这与中讨论的氢相关稳定性问题一致。

SiN 硬掩膜形成一种在化学和机械上都具有高稳健性的层，用于在沟槽刻蚀过程中定义有源区，并保护硅表面免受等离子体和湿法化学损伤。

器件背景与集成逻辑

物理与化学沉积机理

在先进 STI 工艺中，硅氮化物硬掩膜薄膜通常采用等离子体增强或等离子体辅

材料与方法选择理由

面向 7 nm FinFET 技术节点的特定考量

[高] STI 刻蚀过程中硬掩膜侵蚀：由于薄膜密度不足或 Si–N 网络形成不完全，在含氟等离子体刻蚀中发生加速的化学与物理侵蚀，降低了有效掩膜能力并导致关键尺寸损失，这与中所述刻蚀抗性对成键结构的依赖性一致。
[高] 本征薄膜应力引发的开裂或剥离：由离子辅助致密化和氢去除引起的过大本征应力可能超过 SiN/垫氧化层界面的附着强度，导致微裂纹或剥离，并在后续热处理或等离子体工艺步骤中进一步扩展。
[中] 垫氧化层界面损伤：在沉积初期阶段，高能等离子体物种可穿透正在生长的 SiN 薄膜，在下方垫氧化层中产生缺陷或电荷陷阱，后续在 STI 结构中充当漏电通道或应力集中点，符合中描述的等离子体–介电相互作用机制。
[中] 跨越地形的薄膜共形性不均匀：等离子体辅助沉积中的定向离子通量和自由基复合会导致局部地形上的厚度不均，从而在图形转移过程中造成保护不一致，该现象类似于中观察到的 3D SiNx 沉积共形性限制。
[低] 与氢相关的长期可靠性劣化：低温沉积过程中引入的残余 Si–H 或 N–H 键在热或电应力下可能逐渐解离，缓慢改变薄膜应力和刻蚀行为，这与中讨论的氢相关稳定性问题一致。

7nm FinFET预览

工艺截面图

本步要点

原理展开

器件背景与集成逻辑

物理与化学沉积机理

材料与方法选择理由

面向 7 nm FinFET 技术节点的特定考量

风险与挑战

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