7nm FinFET

器件背景与集成逻辑

STI 模块中的 SiN 硬掩膜沉积紧接在垫氧化层生长之后引入，其目的是形成一种在化学和机械上都具有高稳健性的掩膜层，用于在后续沟槽刻蚀和隔离结构形成过程中定义有源区，同时保护硅表面免受等离子体和湿法化学损伤 [A1]。位于氮化物下方的垫氧化层起到应力缓冲和界面保护层的作用，而 SiN 硬掩膜在图形转移过程中对硅和二氧化硅表现出很高的刻蚀选择比，从而实现对鳍和隔离几何形貌的精确定义 [A1]。这种工艺流程中的定位至关重要，因为后续的转移氧化层和止蚀氮化物沉积依赖 SiN 硬掩膜来保持图形保真度，并作为深度各向异性 STI 刻蚀中多层硬掩膜堆栈的参考层 [P1]。通过在此阶段建立一层耐久且抗刻蚀的顶层，工艺为激进的形貌生成做好准备，同时保持有源硅区域的电学完整性，这与 [A2] 中描述的 FinFET 隔离要求一致。

物理与化学沉积机理

• [高] STI 刻蚀过程中硬掩膜侵蚀：由于薄膜密度不足或 Si–N 网络形成不完全，在含氟等离子体刻蚀中发生加速的化学与物理侵蚀，降低了有效掩膜能力并导致关键尺寸损失，这与 [P1] 中所述刻蚀抗性对成键结构的依赖性一致。
• [高] 本征薄膜应力引发的开裂或剥离：由离子辅助致密化和氢去除引起的过大本征应力可能超过 SiN/垫氧化层界面的附着强度，导致微裂纹或剥离，并在后续热处理或等离子体工艺步骤中进一步扩展 [P4]。
• [中] 垫氧化层界面损伤：在沉积初期阶段，高能等离子体物种可穿透正在生长的 SiN 薄膜，在下方垫氧化层中产生缺陷或电荷陷阱，后续在 STI 结构中充当漏电通道或应力集中点，符合 [P2] 中描述的等离子体–介电相互作用机制。
• [中] 跨越地形的薄膜共形性不均匀：等离子体辅助沉积中的定向离子通量和自由基复合会导致局部地形上的厚度不均，从而在图形转移过程中造成保护不一致，该现象类似于 [P1] 中观察到的 3D SiNx 沉积共形性限制。