7nm FinFET

器件背景与集成逻辑

**起始晶圆（Starting Wafer）**步骤建立了整个 7 nm HKMG FinFET 工艺所依赖的晶体学、电学以及缺陷质量基础，因为所有后续的图形化、氧化以及栅堆叠形成步骤都会继承该衬底的原子尺度特性 [T2]。对于体硅 FinFET 集成而言，需要一片具有明确表面取向的高质量单晶硅晶圆，以确保后续栅介质界面处具有可预测的氧化行为和较低的界面态密度，从而直接影响阈值电压控制和载流子迁移率 [T2]。该步骤被放置在整个工艺流程的最前端，是因为后续诸如垫氧化和 STI 硬掩膜沉积等步骤，都依赖于均匀且化学稳定的硅表面，以形成应力和缺陷生成最小化的隔离结构 [T3]。通过提供具有受控背景掺杂、杂质水平和表面平坦度的晶圆，起始晶圆确保 STI 结构能够在不引入寄生漏电通道或芯片内器件间变异性的情况下实现电隔离 [T2]。

起始晶圆的物理与化学基础

• [高] 晶体缺陷传播：起始晶圆中预先存在的位错或层错可在热处理和机械加工过程中向上传播，导致局部晶格畸变，并降低 FinFET 沟道中的载流子迁移率及加重结漏电 [T2]。
• [高] 表面取向不匹配：晶圆取向不正确或控制不良会改变 Si–O 键合构型，在垫氧化层和栅氧化层生长过程中增加界面陷阱密度，从而直接劣化亚阈值摆幅和迁移率 [T2]。
• [中] 背景掺杂波动：非均匀的背景掺杂浓度会引起局部费米能级偏移，导致阈值电压波动，并削弱低掺杂 FinFET 沟道中的静电控制能力 [T1]。
• [中] 氧和碳污染影响：过量的间隙氧或碳在高温工艺步骤中可形成缺陷复合体，增加漏电通道或作为散射中心，从而降低有效迁移率（工程实践）。
• [低] 晶圆表面平坦度误差：全局或局部平坦度不足会导致氧化不均匀以及 STI 应力分布不一致，从而在刻蚀步骤后间接增加鳍高的变异性 [T3]。